本發(fā)明涉及一種可編程調(diào)節(jié)共模電平的高速時鐘接收電路，屬于高速時鐘接收技術(shù)領(lǐng)域。

背景技術(shù)：

無線通信設(shè)備和雷達等軍用設(shè)備中通常都會用到高速時鐘信號，高性能高速時鐘接收電路至關(guān)重要。而差分時鐘信號的共模電平直接影響高速時鐘接收電路接收時鐘的效果。若共模電平太低，差分時鐘信號低電平就會失真，甚至無法輸入；若共模電平太高，差分時鐘信號高電平就會失真，甚至無法輸入。在傳輸過程中由于受到噪聲、失配等非理想因素的影響，高速差分時鐘的共模電平一般都會出現(xiàn)較大的偏移，如果直接輸入到接收電路，基本無法實現(xiàn)時鐘信號的準確接收。一般的做法是通過交流耦合將高速差分時鐘共模電平濾除，再由接收電路提供一個理想的固定共模電平，一般為電壓中值點(比如vdd/2)。但是由于工藝匹配，電源抖動和電路噪聲等非理想因素的影響，該共模電平并不是最佳的傳輸共模電平，需要對共模電平在具體應(yīng)用環(huán)境中做一定調(diào)整才可實現(xiàn)高速時鐘接收電路最佳性能。如何實現(xiàn)對兩路差分時鐘的共模電平進行精確調(diào)節(jié)，實現(xiàn)上述高速時鐘接收電路中共模電平可調(diào)，是本領(lǐng)域亟待解決的技術(shù)問題。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種可編程調(diào)節(jié)共模電平的高速時鐘接收電路，該接收電路根據(jù)差分時鐘傳輸特性通過改變寫入的控制碼可以靈活地調(diào)整高速時鐘接收電路的共模電平，精度可控，可以實現(xiàn)共模電平±100mv的調(diào)整。

本發(fā)明目的通過如下技術(shù)方案予以實現(xiàn)：

提供一種可編程調(diào)節(jié)共模電平的高速時鐘接收電路，包括第一邏輯控制電路、第二邏輯控制電路、第一二進制電流源及開關(guān)陣列、第二二進制電流源及開關(guān)陣列、第一二進制電流沉及開關(guān)陣列、第二二進制電流沉及開關(guān)陣列和接收控制電路；

第一邏輯控制電路包括譯碼電路，根據(jù)輸入控制信號輸出2n路控制信號k1…ki…kn，nk1…ki…nkn；

第二邏輯控制電路包括譯碼電路，根據(jù)輸入控制信號輸出2n路控制信號k1～kn，nk1～nkn；

第一二進制電流源及開關(guān)陣列包含n+1個二進制電流源和n+1個開關(guān)，每個電流源對應(yīng)一個開關(guān)控制輸出，形成n+1路單向電流通道，其中第i路開關(guān)的通斷由第一邏輯控制電路輸出的開關(guān)控制信號ki來控制，1≤i≤n；第n+1個開關(guān)常開，輸出固定電流i0；

第二二進制電流源及開關(guān)陣列包含n+1個二進制電流源和n+1個開關(guān)，每個電流源對應(yīng)一個開關(guān)控制輸出，形成n+1路單向電流通道；其中第j路開關(guān)的通斷由第二邏輯控制電路輸出的開關(guān)控制信號kj來控制，1≤j≤n；第n+1個開關(guān)常開，輸出固定電流i0；

第一二進制電流沉及開關(guān)陣列包含n+1個二進制電沉和n+1個開關(guān)，每個電流沉對應(yīng)一個開關(guān)控制輸出，形成n+1路單向電流通道；其中第i路開關(guān)的通斷由第一邏輯控制電路輸出的n路開關(guān)控制信號nki來控制，1≤i≤n；第n+1個開關(guān)常開，抽取固定電流i0；

第二二進制電流沉及開關(guān)陣列包含n+1個二進制電沉和n+1個開關(guān)，每個電流沉對應(yīng)一個開關(guān)控制輸出，形成n+1路單向電流通道；其中第j路開關(guān)的通斷由第二邏輯控制電路輸出的n路開關(guān)控制信號nkj來控制，1≤j≤n；第n+1個開關(guān)常開，抽取固定電流i0；

接收控制電路的第一、第二接收端接收差分時鐘輸入，第一接收端還連接第一二進制電流源及開關(guān)陣列的電流輸出端和第一二進制電流沉及開關(guān)陣列的電流抽取端，第二接收端連接第二二進制電流源及開關(guān)陣列的電流輸出端和第二二進制電流沉及開關(guān)陣列的電流抽取端；第一接收端經(jīng)第一緩沖器或第一反相器連接第一輸出端，且第一接收端與第一輸出端之間連接第一共模反饋電阻；第二接收端經(jīng)第二緩沖器或第二反相器連接第二輸出端，且第二接收端與第二輸出端之間連接第二共模反饋電阻；第一輸出端和第二輸出端輸出差分時鐘信號。

優(yōu)選的，還包括偏置電路，偏置電路在上電后產(chǎn)生四路偏置電壓，分別提供給第一二進制電流源及開關(guān)陣列的各電流源、第二二進制電流源及開關(guān)陣列的各電流源、第一二進制電流沉及開關(guān)陣列的各電流沉、第二二進制電流沉及開關(guān)陣列的各電流沉。

優(yōu)選的，第一邏輯控制電路接收n+1位輸入信號，包括n位控制信號ai和使能信號en，編碼輸出電流源和電流沉開關(guān)控制信號ki和nki，其中，1≤i≤n；

第二邏輯控制電路接收n+1位輸入信號，包括n位控制信號aj和使能信號enn，編碼輸出電流源和電流沉開關(guān)控制信號kj和nkj，其中，1≤j≤n；

當(dāng)控制信號ki為0時，對應(yīng)控制的開關(guān)導(dǎo)通，當(dāng)控制信號ki為1時，對應(yīng)控制的開關(guān)斷開，當(dāng)控制信號nki為0時，對應(yīng)控制的開關(guān)斷開，當(dāng)控制信號nki為1時，對應(yīng)控制的開關(guān)導(dǎo)通。。

優(yōu)選的，第i路電流源輸出電流為2^i-1i0，第j路電流源輸出電流2^j-1i0，第i路電流沉抽取電流為2^i-1i0，第j路電流源輸出電流2^i-1i0，1≤i,j≤n。

優(yōu)選的，接收控制電路還包括傳輸控制電路，接收控制信號vc，當(dāng)vc為1時，接收控制電路輸出差分時鐘信號，當(dāng)vc為0時，關(guān)斷差分時鐘信號的輸出。

優(yōu)選的，接收控制電路還包括第一至第四傳輸門，四個傳輸門的正向控制端連接外部控制信號vc，反向控制端連接外部控制信號vc的反向信號第一傳輸門的輸入端連接接收控制電路的第一接收端，輸出端經(jīng)第一共模反饋電阻連接接收控制電路第一輸出端；第二傳輸門的輸入端連接接收控制電路的第二接收端，輸出端經(jīng)第二共模反饋電阻連接接收控制電路的第二輸出端；第三傳輸門的輸入端連接接收控制電路的第一接收端，輸出端接地；第四傳輸門的輸入端連接接收控制電路的第二接收端，輸出端接地。

優(yōu)選的，第一邏輯控制電路包括n個二輸入與門、n個二輸入與非門和一個非門，第i路控制信號為ai連接第i個二輸入與門和第i個二輸入與非門的輸入端，使能信號en連接第i個二輸入與非門的輸入端，使能信號en經(jīng)過非門后連接第i個二輸入與門的輸入端；第i個二輸入與非門輸出控制信號ki，第i個二輸入與門輸出控制信號nki；1≤i≤n；

第二邏輯控制電路包括n個二輸入與門、n個二輸入與非門和一個非門，第j路控制信號為aj連接第j個二輸入與門和第j個二輸入與非門的輸入端，使能信號enn連接第j個二輸入與非門的輸入端，使能信號enn經(jīng)過非門后連接第j個二輸入與門的輸入端；第j個二輸入與非門輸出控制信號kj，第j個二輸入與門輸出控制信號nkj；1≤j≤n；

優(yōu)選的，第一二進制電流源及開關(guān)陣列的開關(guān)和電流源均由單個pmos管構(gòu)成，構(gòu)成第i個電流源的pmos管的柵極連接第一路偏置電壓，源極連接電源電壓，漏極連接構(gòu)成第i個開關(guān)的pmos管的源極；構(gòu)成第i個開關(guān)的pmos管漏極連接第一二進制電流源及開關(guān)陣列的電流輸出端，柵極接入第一邏輯控制電路輸出的第i路控制信號ki；另外，第n+1個電流源的pmos管的柵極連接第一路偏置電壓，源極連接電源電壓，漏極經(jīng)pmos管構(gòu)成的常開開關(guān)連接第一二進制電流源及開關(guān)陣列的電流輸出端；

第二二進制電流源及開關(guān)陣列的開關(guān)和電流源均由單個pmos管構(gòu)成，構(gòu)成第j個電流源的pmos管的柵極連接第二路偏置電壓，源極連接電源電壓，漏極連接構(gòu)成第j個開關(guān)的pmos管的源極；構(gòu)成第j個開關(guān)的pmos管漏極連接第二二進制電流源及開關(guān)陣列的電流輸出端，柵極接入第二邏輯控制電路輸出的第j路控制信號kj；另外，第n+1個電流源的pmos管的柵極連接第二路偏置電壓，源極連接電源電壓，漏極經(jīng)pmos管構(gòu)成的常開開關(guān)連接第二二進制電流源及開關(guān)陣列的電流輸出端；

第一二進制電流沉及開關(guān)陣列的開關(guān)和電流沉均由單個nmos管構(gòu)成，構(gòu)成第i個電流沉的nmos管的柵極連接第三路偏置電壓，源極接地，漏極連接構(gòu)成第i個開關(guān)的nmos管的源極，構(gòu)成第i個開關(guān)的nmos管漏極連接第一二進制電流沉及開關(guān)陣列的電流抽取端，柵極接入第一邏輯控制電路輸出的第i路控制信號nki；另外，第n+1個電流沉nmos管的柵極連接第三路偏置電壓，源極連接電源電壓，漏極經(jīng)nmos管構(gòu)成的常開開關(guān)連接第一二進制電流沉及開關(guān)陣列的電流抽取端；

第二二進制電流沉及開關(guān)陣列的開關(guān)和電流源均由單個nmos管構(gòu)成，構(gòu)成第j個電流沉的nmos管的柵極連接第四路偏置電壓，源極接地，漏極連接構(gòu)成第j個開關(guān)的nmos管的源極，構(gòu)成第j個開關(guān)的nmos管漏極連接第二二進制電流沉及開關(guān)陣列的電流抽取端，柵極接入第二邏輯控制電路輸出的第j路控制信號nkj；另外，第n+1個電流沉nmos管的柵極連接第四路偏置電壓，源極連接電源電壓，漏極經(jīng)nmos管構(gòu)成的常開開關(guān)連接第二二進制電流沉及開關(guān)陣列的電流抽取端。

優(yōu)選的，n為3、4、5或更多。

本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點：

(1)本發(fā)明高速時鐘接收電路由偏置電路、邏輯控制電路、二進制電流源及開關(guān)陣列、二進制電流沉及開關(guān)陣列、接收控制電路組成，通過數(shù)字控制實現(xiàn)高速時鐘接收電路共模電平調(diào)整的功能，共模電平根據(jù)應(yīng)用環(huán)境靈活可變，可以調(diào)節(jié)的范圍為800mv～1000mv，大大提高了共模電平的靈活性，解決了傳統(tǒng)高速時鐘接收電路中共模電平不可調(diào)的問題。

(2)本發(fā)明中邏輯控制電路有使能信號en，控制信號a1～an共n+1位輸入信號，當(dāng)使能信號en＝0時，電流源開關(guān)控制信號ki＝1，此時電流源開關(guān)陣列全部關(guān)斷，根據(jù)n位控制信號ai選擇接入時鐘端的電流沉數(shù)量；當(dāng)使能信號en＝1時，電流沉開關(guān)控制信號nki＝0，此時電流沉開關(guān)陣列全部關(guān)斷，根據(jù)n位控制信號ai選擇接入時鐘端的電流源數(shù)量。采用本發(fā)明的邏輯控制電路可以避免同時選通接入電流源和電流沉，造成電流損失，增加無效功耗。

(3)本發(fā)明中n，p兩路差分時鐘采用相同的電路結(jié)構(gòu)，分別調(diào)節(jié)各自的共模電平，雖然增加了電路的復(fù)雜性，但是如此設(shè)計大大增加了共模電平調(diào)整的靈活性，當(dāng)電路存在嚴重失配的條件下，可以通過改變兩路調(diào)節(jié)電路的數(shù)字輸入碼，分別調(diào)節(jié)各自的共模電平達到最佳值，非常容易的消除共模電平失配對差分時鐘信號傳輸?shù)牟涣加绊憽?/p>

附圖說明

圖1為本發(fā)明共模電平可調(diào)接收電路組成框圖；

圖2為本發(fā)明邏輯控制電路示意圖；

圖3為本發(fā)明二進制電流源及開關(guān)陣列電路示意圖；

圖4為本發(fā)明二進制電流沉及開關(guān)陣列電路示意圖；

圖5為本發(fā)明接收控制電路示意圖。

具體實施方式

下面結(jié)合附圖和具體實施例對本發(fā)明作進一步詳細的描述：

如圖1所示，一種可編程調(diào)節(jié)共模電平的高速時鐘接收電路，包括偏置電路、邏輯控制電路、二進制電流源及開關(guān)陣列、二進制電流沉及開關(guān)陣列和接收控制電路。偏置電路給二進制電流源及開關(guān)陣列和二進制電流沉及開關(guān)陣列提供偏置；邏輯控制電路將輸入的控制碼字譯碼成二進制電流源及開關(guān)陣列和二進制電流沉及開關(guān)陣列的開關(guān)控制信號；二進制電流源及開關(guān)陣列和二進制電流沉及開關(guān)陣列分別連接到時鐘輸入端用來補充和抽取電流實現(xiàn)時鐘信號共模電平的調(diào)整；輸入控制電路用來控制共模電平傳遞和差分時鐘輸入。

具體來說，n、p兩路差分時鐘分別調(diào)整共模電平，每一路時鐘端均連接一路二進制電流源及開關(guān)陣列和一路二進制電流沉及開關(guān)陣列，由一路邏輯控制電路產(chǎn)生一組電流源開關(guān)控制信號和電流沉開關(guān)控制信號二進制信號。偏置電路上電后產(chǎn)生四路偏置電壓，其中兩路分別提供給兩路二進制電流源及開關(guān)陣列，另外兩路分別提供給兩路二進制電流沉及開關(guān)陣列，用來設(shè)置單位電流源中流過的電流，設(shè)定時鐘端初始共模電平。邏輯控制電路有兩路，每路邏輯控制電路根據(jù)輸入的控制碼字譯碼生成2n位開關(guān)控制信號，其中n位用來控制一路二進制電流源及開關(guān)陣列，另外n位用來控制相應(yīng)的二進制電流沉及開關(guān)陣列。通過這2n位開關(guān)控制信號可以控制接入到時鐘端電流源或者電流沉的數(shù)量，進而通過改變從時鐘端補充或抽取電流的值來實現(xiàn)時鐘信號共模電平的調(diào)整；經(jīng)過共模電平調(diào)整的差分時鐘輸入到接收控制電路中，用來控制共模電平傳遞和差分時鐘輸入。

以四路調(diào)節(jié)電流源為例：

如圖2所示，一路邏輯控制電路接收外部輸入的en信號和四位控制信號ai，并編碼成四位電流源開關(guān)控制信號ki和四位電流沉開關(guān)控制信號nki，其中1≤i≤4。當(dāng)使能信號en＝0時，電流源開關(guān)控制信號ki＝1，此時電流源開關(guān)陣列全部關(guān)斷，根據(jù)四位控制信號ai選擇接入時鐘端的電流沉數(shù)量；當(dāng)使能信號en＝1時，電流沉開關(guān)控制信號nki＝0，此時電流沉開關(guān)陣列全部關(guān)斷，根據(jù)四位控制信號ai選擇接入時鐘端的電流源數(shù)量。邏輯控制電路可以避免同時選通接入電流源和電流沉，造成電流損失，增加無效功耗。

如圖3所示，一路二進制電流源及開關(guān)陣列由五組二進制電流源和相應(yīng)的開關(guān)組成。一組二進制電流源和一組二進制電流源開關(guān)連接形成單向電流通路，第n組二進制電流源由mos管m1n組成，第n組二進制開關(guān)由mos管m2n組成，1≤n≤5，且m11、m12、m13、m14、m15的寬長比為1：1：2：4：8；m1n的柵極接偏置電路提供的偏置電壓，m1n的源極接電源電壓vddc，m1n的漏極與m2n的源極連接，m2n的漏極連接到差分時鐘輸入端clkp或clkn；當(dāng)n＝1時，m2n的柵極接地電壓vssc，m21為常開狀態(tài)，輸出電流為i0；當(dāng)1<n≤5時，m2n的柵極與一路邏輯控制電路輸出的第n-1位二進制電流源開關(guān)控制信號連接。k1導(dǎo)通時所在支路提供的輸出電流為i0，k2導(dǎo)通時所在支路提供的輸出電流為2i0，k3導(dǎo)通時所在支路提供的輸出電流為4i0，k4導(dǎo)通時所在支路提供的輸出電流為8i0，因此clk端輸出的總電流在i0～16i0范圍內(nèi)，通過k1-k4控制信號可調(diào)整。

二進制電流源及開關(guān)陣列的工作原理為：偏置電路提供的偏置電壓u1、u2分別調(diào)節(jié)n、p兩路二進制電流源和開關(guān)連接形成單向電流通路中的電流i0，所述電流i0為二進制電流源最小單位電流；根據(jù)邏輯控制電路輸出的開關(guān)控制信號ki，1≤i≤4，分別控制每一組電流源和開關(guān)連接形成單向電流通路是否接入到時鐘端。通過改變接入到時鐘端的二進制電流源數(shù)量，在i0～16i0范圍內(nèi)調(diào)整二進制電流源補充到時鐘端的電流值，實現(xiàn)時鐘信號共模電平的調(diào)整；比如控制信號k1-k4從0000變成1111，輸出電流由i0升高到16i0，時鐘信號共模電平由900mv降低到800mv。

如圖4所示，一路二進制電流沉及開關(guān)陣列由五組二進制電流沉和相應(yīng)的開關(guān)組成。一組二進制電流沉和一組二進制電流沉開關(guān)連接形成單向電流通路，第n組二進制電流沉由mos管m3n組成，第n組二進制開關(guān)由mos管m4n組成，1≤n≤5，且m31、m32、m33、m34、m35的寬長比為1：1：2：4：8；m3n的柵極接偏置電路提供的偏置電壓，m3n的源極接地電壓vssc，m3n的漏極與m4n的源極連接，m4n的漏極連接到差分時鐘輸入端clkp或clkn；當(dāng)n＝1時，m4n的柵極接電源電壓vddc，m41為常開狀態(tài)，流過電流為i0；當(dāng)1<n≤5時，m4n的柵極與一路邏輯控制電路輸出的第n-1位二進制電流沉開關(guān)控制信號連接。nk1導(dǎo)通時所在支路提供的輸入電流為i0，nk2導(dǎo)通時所在支路提供的輸入電流為2i0，nk3導(dǎo)通時所在支路提供的輸入電流為4i0，nk4導(dǎo)通時所在支路提供的輸入電流為8i0，因此clk端輸入的總電流在i0～16i0范圍內(nèi)，通過nk1-nk4控制信號可調(diào)整。

二進制電流沉及開關(guān)陣列的工作原理為：偏置電路提供的偏置電壓u3、u4分別調(diào)節(jié)n、p兩路二進制電流沉和開關(guān)連接形成單向電流通路中的電流i0，所述電流i0為二進制電流沉最小單位電流；根據(jù)邏輯控制電路輸出的開關(guān)控制信號nki，1≤i≤4，分別控制每一組電流沉和開關(guān)連接形成單向電流通路是否接入到時鐘端。通過改變接入到時鐘端的二進制電流沉數(shù)量，在i0～16i0范圍內(nèi)調(diào)整二進制電流沉從時鐘端抽取的電流值，實現(xiàn)時鐘信號共模電平的調(diào)整；比如控制信號nk1-nk4從0000變成1111，抽取電流由i0升高到16i0，時鐘信號共模電平由900mv升高到1000mv。

如圖5所示，接收控制電路包含兩路相同結(jié)構(gòu)的電路來分別接收兩路差分時鐘信號。每一路接收控制電路由一個反相器、一個選通傳輸門和一個電阻組成；時鐘輸入到反相器輸入端和選通傳輸門輸入端，當(dāng)選通傳輸門的控制信號vc＝1時，時鐘信號經(jīng)過傳輸門連接電阻后接到反相器輸出端，此時輸出，可以調(diào)整共模信號；當(dāng)選通傳輸門的控制信號vc＝0時，時鐘信號經(jīng)過傳輸門連接到地電位vssc，時鐘處于關(guān)斷狀態(tài)，兩路接收控制電路中的選通傳輸門由同一控制信號控制選通。

接收控制電路5的工作原理為：通過控制信號vc同時控制n、p兩路選通傳輸門，當(dāng)選通傳輸門的控制信號vc＝0時，時鐘信號經(jīng)過傳輸門連接到地電位vssc，時鐘信號被短路，不會輸入到后續(xù)電路中。當(dāng)選通傳輸門的控制信號vc＝1時，時鐘信號輸入到反相器，同時時鐘信號也會經(jīng)過傳輸門連接電阻后接到反相器輸出端，調(diào)整過的時鐘信號共模電平經(jīng)過電阻傳遞到反相器輸出端，而高速差分信號經(jīng)過反相器驅(qū)動后到達輸出端，因此在接收控制電路的輸出端生成一個共模電平經(jīng)過調(diào)整的高速差分時鐘信號。從而實現(xiàn)共模電平可調(diào)的高速時鐘接收電路功能。

外部輸入的高速差分時鐘信號clkp和clkn經(jīng)接收控制電路調(diào)整共模電平后，輸出調(diào)整后的高速差分時鐘信號clk_p和clk_n。

電流源可以根據(jù)實際調(diào)節(jié)電壓的范圍設(shè)置，可以為4路、5路或更多，mos管之間的寬長比也可以根據(jù)實際需要設(shè)置，并不限于二進制權(quán)重的設(shè)置方式。

以上所述，僅為本發(fā)明最佳的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。

本發(fā)明說明書中未作詳細描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員的公知技術(shù)。