本公開(kāi)涉及半導(dǎo)體，尤其涉及一種存儲(chǔ)器及其制造方法。

背景技術(shù)：

1、隨著半導(dǎo)體領(lǐng)域的發(fā)展，采用平面存儲(chǔ)器單元的存儲(chǔ)器密度接近上限。目前，三維存儲(chǔ)器架構(gòu)可以解決平面存儲(chǔ)器單元中的密度限制。在三維存儲(chǔ)器架構(gòu)中，存儲(chǔ)器單元陣列和外圍電路位于不同的晶圓上，并以面對(duì)面的方式鍵合在一起。然而，在存儲(chǔ)器單元陣列中所在晶圓中，位線接觸插塞具有尺寸較小且布局存在局限性的問(wèn)題，不利于位線與外圍電路耦接。

技術(shù)實(shí)現(xiàn)思路

1、有鑒于此，本公開(kāi)實(shí)施例為解決或改善背景技術(shù)中存在的技術(shù)問(wèn)題而提供一種存儲(chǔ)器及其制造方法。

2、本公開(kāi)實(shí)施例提供了一種存儲(chǔ)器，包括：存儲(chǔ)陣列，包括陣列排布的多個(gè)垂直晶體管以及與所述多個(gè)垂直晶體管一一對(duì)應(yīng)耦接的多個(gè)存儲(chǔ)單元，其中，每個(gè)所述垂直晶體管的有源區(qū)沿第一方向延伸，每個(gè)所述垂直晶體管的第一端與一個(gè)所述存儲(chǔ)單元的第一端耦接；多條位線，位于所述多個(gè)垂直晶體管的遠(yuǎn)離所述多個(gè)存儲(chǔ)單元的一側(cè)，沿與所述第一方向垂直的第二方向延伸，且分別與所述多個(gè)垂直晶體管的第二端對(duì)應(yīng)耦接；第一互連結(jié)構(gòu)，位于所述多條位線的遠(yuǎn)離所述存儲(chǔ)陣列的一側(cè)；第二互連結(jié)構(gòu)，位于所述第一互連結(jié)構(gòu)的遠(yuǎn)離所述多條位線的一側(cè)；鍵合界面，位于所述第一互連結(jié)構(gòu)和所述第二互連結(jié)構(gòu)之間；外圍電路，位于所述第二互連結(jié)構(gòu)的遠(yuǎn)離所述第一互連結(jié)構(gòu)的一側(cè)，其中，所述多條位線通過(guò)所述第一互連結(jié)構(gòu)、所述鍵合界面和所述第二互連結(jié)構(gòu)與所述外圍電路對(duì)應(yīng)耦接；其中，所述第一互連結(jié)構(gòu)包括多個(gè)互連層，所述多個(gè)互連層包括靠近所述多條位線的第一互連層，所述第一互連層包括多個(gè)第一焊盤(pán)和多條第一引線，所述多個(gè)第一焊盤(pán)通過(guò)所述多條第一引線以及多個(gè)第一接觸插塞與所述多條位線對(duì)應(yīng)耦接，所述多個(gè)第一焊盤(pán)的尺寸相同，所述多個(gè)第一接觸插塞的尺寸相同，對(duì)于所述多條第一引線，延伸長(zhǎng)度越大，寬度越大。

3、在一些實(shí)施例中，所述多條第一引線的電阻基本相同。

4、在一些實(shí)施例中，所述多個(gè)第一接觸插塞交錯(cuò)排布于所述多條位線的中垂線的兩側(cè)，所述中垂線的延伸方向分別垂直于所述第一方向和所述第二方向，所述多個(gè)第一接觸插塞到所述中垂線的距離相等；位于所述中垂線的一側(cè)的所述第一接觸插塞與奇數(shù)序的所述位線耦接，位于所述中垂線的另一側(cè)的所述第一接觸插塞與偶數(shù)序的所述位線耦接。

5、在一些實(shí)施例中，與位于所述中垂線的同一側(cè)的所述第一接觸插塞耦接的所述第一焊盤(pán)也位于所述中垂線的所述同一側(cè)，且沿所述中垂線的延伸方向交錯(cuò)排布。

6、在一些實(shí)施例中，所述多個(gè)第一接觸插塞沿所述多條位線的中垂線依次排布，所述中垂線的延伸方向分別垂直于所述第一方向和所述第二方向；位于所述中垂線的一側(cè)的所述第一焊盤(pán)與奇數(shù)序的所述第一接觸插塞耦接，位于所述中垂線的另一側(cè)的所述第一焊盤(pán)與偶數(shù)序的所述第一接觸插塞耦接。

7、在一些實(shí)施例中，位于所述中垂線的同一側(cè)的所述第一焊盤(pán)沿所述中垂線的延伸方向交錯(cuò)排布。

8、在一些實(shí)施例中，所述多個(gè)互連層還包括遠(yuǎn)離所述多條位線的第二互連層，所述第二互連層包括均勻分布的多個(gè)第二焊盤(pán)，所述多個(gè)第二焊盤(pán)通過(guò)多個(gè)第二接觸插塞以及除所述第二互連層之外的其他互連層與所述多條位線對(duì)應(yīng)耦接。

9、在一些實(shí)施例中，所述多個(gè)互連層還包括位于所述第一互連層和所述第二互連層之間的至少一個(gè)中間互連層，所述中間互連層包括多個(gè)中間焊盤(pán)和多條中間引線，所述多個(gè)中間焊盤(pán)通過(guò)所述多條中間引線、多個(gè)中間接觸插塞以及位于所述中間互連層和所述多條位線之間的其他互連層與所述多條位線對(duì)應(yīng)耦接；所述中間焊盤(pán)的占用面積大于所述第一焊盤(pán)的占用面積，所述第二焊盤(pán)的占用面積大于所述中間焊盤(pán)的占用面積。

10、在一些實(shí)施例中，所述存儲(chǔ)器還包括：多條字線，沿第三方向延伸，分別覆蓋所述多個(gè)垂直晶體管的有源區(qū)的部分側(cè)壁，其中，所述第三方向垂直于所述第一方向，所述第三方向與所述第二方向相交；多個(gè)字線接觸插塞，位于所述多條字線和所述第一互連結(jié)構(gòu)之間；其中，所述多條字線通過(guò)所述多個(gè)字線接觸插塞、所述第一互連結(jié)構(gòu)、所述鍵合界面和所述第二互連結(jié)構(gòu)與所述外圍電路對(duì)應(yīng)耦接。

11、在一些實(shí)施例中，所述多個(gè)字線接觸插塞分布于所述多條字線的相對(duì)兩端，位于所述多條字線的一端的所述字線接觸插塞與奇數(shù)序的所述字線耦接，位于所述多條字線的另一端的所述字線接觸插塞與偶數(shù)序的所述字線耦接。

12、本公開(kāi)實(shí)施例還提供了一種存儲(chǔ)器的制造方法，包括：形成第一半導(dǎo)體結(jié)構(gòu)，其中，所述第一半導(dǎo)體結(jié)構(gòu)包括存儲(chǔ)陣列、多條位線和第一互連結(jié)構(gòu)；所述存儲(chǔ)陣列包括陣列排布的多個(gè)垂直晶體管以及與所述多個(gè)垂直晶體管一一對(duì)應(yīng)耦接的多個(gè)存儲(chǔ)單元，每個(gè)所述垂直晶體管的有源區(qū)沿第一方向延伸，每個(gè)所述垂直晶體管的第一端與每個(gè)所述存儲(chǔ)單元的第一端耦接；所述多條位線位于所述多個(gè)垂直晶體管的遠(yuǎn)離所述多個(gè)存儲(chǔ)單元的一側(cè)，所述多條位線沿與所述第一方向垂直的第二方向延伸，且分別與所述多個(gè)垂直晶體管的第二端對(duì)應(yīng)耦接；所述第一互連結(jié)構(gòu)位于所述多條位線的遠(yuǎn)離所述存儲(chǔ)陣列的一側(cè)；形成第二半導(dǎo)體結(jié)構(gòu)，其中，所述第二半導(dǎo)體結(jié)構(gòu)包括外圍電路和位于所述外圍電路上的第二互連結(jié)構(gòu)；通過(guò)在所述第一互連結(jié)構(gòu)和所述第二互連結(jié)構(gòu)之間形成鍵合界面的方式將所述第一半導(dǎo)體結(jié)構(gòu)和所述第二半導(dǎo)體結(jié)構(gòu)鍵合，以使得所述多條位線通過(guò)所述第一互連結(jié)構(gòu)、所述鍵合界面和所述第二互連結(jié)構(gòu)與所述外圍電路對(duì)應(yīng)耦接；其中，所述第一互連結(jié)構(gòu)包括多個(gè)互連層，所述多個(gè)互連層包括靠近所述多條位線的第一互連層，所述第一互連層包括多個(gè)第一焊盤(pán)和多條第一引線，所述多個(gè)第一焊盤(pán)通過(guò)所述多條第一引線以及多個(gè)第一接觸插塞與所述多條位線對(duì)應(yīng)耦接，所述多個(gè)第一焊盤(pán)的尺寸相同，所述多個(gè)第一接觸插塞的尺寸相同，對(duì)于所述多條第一引線，延伸長(zhǎng)度越大，寬度越大。

13、在一些實(shí)施例中，形成所述第一半導(dǎo)體結(jié)構(gòu)，包括：從第一面刻蝕襯底，以形成陣列排布的多個(gè)所述有源區(qū)和限定所述多個(gè)有源區(qū)的溝槽結(jié)構(gòu)，每個(gè)所述有源區(qū)沿垂直于所述襯底的第一方向延伸；在所述溝槽結(jié)構(gòu)內(nèi)形成隔離結(jié)構(gòu)；從所述第一面刻蝕部分隔離結(jié)構(gòu)，以形成沿第三方向延伸的多個(gè)字線溝槽，每個(gè)所述字線溝槽暴露沿所述第三方向排列的各個(gè)所述有源區(qū)的一部分，所述第三方向垂直于所述第一方向；在每個(gè)所述字線溝槽內(nèi)依次形成柵介質(zhì)層和字線；從所述第一面對(duì)各個(gè)所述有源區(qū)的第一端進(jìn)行摻雜，以形成第一源漏區(qū)；在所述第一面上形成所述多個(gè)存儲(chǔ)單元，每個(gè)所述存儲(chǔ)單元的第一端與一個(gè)所述第一源漏區(qū)耦接；從第二面減薄所述襯底，以暴露各個(gè)所述有源區(qū)的第二端；從所述第二面對(duì)各個(gè)所述有源區(qū)的第二端進(jìn)行摻雜，以形成第二源漏區(qū)；在所述第二面上形成沿所述第二方向延伸的多條位線，所述多條位線分別與所述多個(gè)有源區(qū)的第二源漏區(qū)對(duì)應(yīng)耦接，所述第二方向垂直于所述第一方向且與所述第三方向相交；在所述第二面上形成第一互連結(jié)構(gòu)。

14、在一些實(shí)施例中，在所述第二面上形成第一互連結(jié)構(gòu)，包括：在所述第二面上形成所述第一互連層，所述第一互連層位于所述多條位線上；在所述第一互連層上形成至少一個(gè)中間互連層，所述中間互連層包括多個(gè)中間焊盤(pán)和多條中間引線，所述多個(gè)中間焊盤(pán)通過(guò)所述多條中間引線、多個(gè)中間接觸插塞以及位于所述中間互連層和所述多條位線之間的其他互連層與所述多條位線對(duì)應(yīng)耦接；其中，所述中間焊盤(pán)的占用面積大于所述第一焊盤(pán)的占用面積。

15、在一些實(shí)施例中，在所述第二面上形成第一互連結(jié)構(gòu)，還包括：在所述中間互連層上形成第二互連層，所述第二互連層包括均勻分布的多個(gè)第二焊盤(pán)，所述多個(gè)第二焊盤(pán)通過(guò)多個(gè)第二接觸插塞以及除所述第二互連層之外的其他互連層與所述多條位線對(duì)應(yīng)耦接；其中，所述第二焊盤(pán)的占用面積大于所述中間焊盤(pán)的占用面積。

16、在一些實(shí)施例中，形成所述第一半導(dǎo)體結(jié)構(gòu)，還包括：形成多個(gè)字線接觸插塞，所述多個(gè)字線接觸插塞位于所述多條字線和所述第一互連結(jié)構(gòu)之間；其中，所述多條字線通過(guò)所述多個(gè)字線接觸插塞、所述第一互連結(jié)構(gòu)、所述鍵合界面和所述第二互連結(jié)構(gòu)與所述外圍電路對(duì)應(yīng)耦接。

17、由此可見(jiàn)，本公開(kāi)實(shí)施例提供了一種存儲(chǔ)器及其制造方法。其中，存儲(chǔ)器包括：存儲(chǔ)陣列，包括陣列排布的多個(gè)垂直晶體管以及與多個(gè)垂直晶體管一一對(duì)應(yīng)耦接的多個(gè)存儲(chǔ)單元，其中，每個(gè)垂直晶體管的有源區(qū)沿第一方向延伸，每個(gè)垂直晶體管的第一端與一個(gè)存儲(chǔ)單元的第一端耦接；多條位線，位于多個(gè)垂直晶體管的遠(yuǎn)離多個(gè)存儲(chǔ)單元的一側(cè)，沿與第一方向垂直的第二方向延伸，且分別與多個(gè)垂直晶體管的第二端對(duì)應(yīng)耦接；第一互連結(jié)構(gòu)，位于多條位線的遠(yuǎn)離存儲(chǔ)陣列的一側(cè)；第二互連結(jié)構(gòu)，位于第一互連結(jié)構(gòu)的遠(yuǎn)離多條位線的一側(cè)；鍵合界面，位于第一互連結(jié)構(gòu)和第二互連結(jié)構(gòu)之間；外圍電路，位于第二互連結(jié)構(gòu)的遠(yuǎn)離第一互連結(jié)構(gòu)的一側(cè)，其中，多條位線通過(guò)第一互連結(jié)構(gòu)、鍵合界面和第二互連結(jié)構(gòu)與外圍電路對(duì)應(yīng)耦接；其中，第一互連結(jié)構(gòu)包括多個(gè)互連層，多個(gè)互連層包括靠近多條位線的第一互連層，第一互連層包括多個(gè)第一焊盤(pán)和多條第一引線，多個(gè)第一焊盤(pán)通過(guò)多條第一引線以及多個(gè)第一接觸插塞與多條位線對(duì)應(yīng)耦接，多個(gè)第一焊盤(pán)的尺寸相同，多個(gè)第一接觸插塞的尺寸相同，對(duì)于多條第一引線，延伸長(zhǎng)度越大，寬度越大。一方面，本公開(kāi)通過(guò)設(shè)置第一互連結(jié)構(gòu)，在第一互連結(jié)構(gòu)的第一互連層中設(shè)置多個(gè)第一焊盤(pán)和多個(gè)第一引線通過(guò)多個(gè)第一接觸插塞與多條位線對(duì)應(yīng)耦接，從而解決或改善了第一接觸插塞尺寸較小，不利于位線與外圍電路耦接的問(wèn)題；同時(shí)，多條第一引線的延伸長(zhǎng)度越大，則其寬度越大，這樣，可以彌補(bǔ)多個(gè)第一焊盤(pán)與多條位線對(duì)應(yīng)耦接時(shí)的距離差距造成的傳輸路徑的電阻值差異。另一方面，本公開(kāi)還通過(guò)設(shè)置第二互連結(jié)構(gòu)，并在第一互連結(jié)構(gòu)和第二互連結(jié)構(gòu)之間形成鍵合界面，多條位線可以通過(guò)第一互連結(jié)構(gòu)、鍵合界面和第二互連結(jié)構(gòu)與外圍電路對(duì)應(yīng)耦接。如此，進(jìn)一步改善了位線與外圍電路耦接的穩(wěn)定性，提高了存儲(chǔ)器的性能和良率。

18、本公開(kāi)的一個(gè)或多個(gè)實(shí)施例的細(xì)節(jié)在下面的附圖和描述中提出。