用于半導體裝置的輸出控制電路和包括其的輸出驅動電路的制作方法
【專利說明】用于半導體裝置的輸出控制電路和包括其的輸出驅動電路
[0001]相關申請的交叉引用
[0002]本申請要求2014年3月27日向韓國知識產權局提交的申請?zhí)枮?0-2014-0036229的韓國專利申請的優(yōu)先權，其全部內容通過引用合并于此。
技術領域
[0003]各種實施例涉及一種半導體裝置，且更具體地，涉及一種輸出控制電路和包括所述輸出控制電路的輸出驅動電路。
【背景技術】
[0004]半導體存儲裝置包括用于將外部時鐘信號和內部時鐘信號的操作定時同步的電路。所述電路的實例可以包括延遲鎖定環(huán)(DLL，delay locked loop)電路、輸出控制電路等。
[0005]DLL電路通過將外部時鐘信號延遲期望的時間來產生內部時鐘信號。通常，半導體裝置在傳送時鐘信號時不可避免地具有延遲時間。DLL電路將半導體裝置的延遲時間反映至外部時鐘信號，并且執(zhí)行鎖定操作以產生內部信號。

【發(fā)明內容】

[0006]在一個實施例中，一種輸出控制電路可以包括周期設定信號發(fā)生單元，其被配置成響應于延遲鎖定環(huán)(DLL)鎖定信號和輸出使能復位信號來輸出在指定時段期間被使能的設置信號。輸出控制電路還可以包括時鐘分頻單元，其被配置成響應于設置信號來以預設的分頻比對內部時鐘進行分頻，并且輸出分頻時鐘。另外，輸出控制電路還可以包括移位單元，其被配置成響應于分頻時鐘來將設置信號移位預設的第一時間，并且輸出第一延遲設置信號。輸出控制電路還可以包括輸出單元，其被配置成響應于分頻時鐘來接收并處理第一延遲設置信號，并且將輸出使能復位信號輸出。
[0007]在一個實施例中，一種輸出驅動電路可以包括輸出使能復位信號發(fā)生電路，其被配置成與通過響應于延遲鎖定環(huán)(DLL)鎖定信號而對內部時鐘進行分頻所獲得的分頻時鐘同步地將設置信號移位來產生第一延遲設置信號。輸出使能復位信號發(fā)生電路還可以通過響應于分頻時鐘來處理第一延遲設置信號而產生輸出使能復位信號。輸出驅動電路還可以包括延遲電路，其被配置成將輸出使能復位信號延遲預設的時間。此外，輸出驅動電路還可以包括計數單元，其被配置成響應于內部時鐘來輸出與通過輸出使能復位信號和延遲電路的輸出信號所限定的時段相對應的計數信號。輸出驅動電路還可以包括輸出使能信號輸出單元，其被配置成響應于計數信號和CAS延時信息來將輸出使能信號輸出。
[0008]在一個實施例中，一種輸出控制電路可以包括:周期設定信號發(fā)生單元，其被配置成當延遲鎖定環(huán)(DLL)鎖定信號響應于DLL鎖定信號的反相信號和輸出使能復位信號而被使能時，輸出設置信號。輸出控制電路還可以包括時鐘分頻單元，其被配置成響應于設置信號來對內部時鐘進行分頻，以允許分頻時鐘的周期比內部時鐘的周期長。另外，輸出控制電路可以包括移位單元，其被配置成響應于分頻時鐘來將設置信號延遲，以輸出第一延遲設置信號。此外，輸出控制電路可以包括:輸出單元，其被配置成通過將第一延遲設置信號延遲來產生第二延遲設置信號，并且根據第二延遲設置信號和第一延遲設置信號的組合產生輸出使能復位信號。
【附圖說明】
[0009]圖1是根據一個實施例的輸出控制電路的配置圖；
[0010]圖2是圖示圖1的輸出控制電路的示圖；
[0011]圖3是用于解釋根據一個實施例的輸出控制電路的操作的時序圖；
[0012]圖4是根據一個實施例的輸出驅動電路的配置圖；以及
[0013]圖5圖示了利用根據本發(fā)明的一個實施例的存儲器控制器電路的系統(tǒng)的框圖。
【具體實施方式】
[0014]以下將參照附圖通過各種實施例來描述根據本發(fā)明的輸出控制電路和包括所述輸出控制電路的輸出驅動電路。輸出控制電路可以執(zhí)行將與外部時鐘信號同步的讀取命令與內部時鐘信號同步的域交叉操作。另外，經由輸出控制電路產生的輸出使能信號可以包括CAS(列地址選通)延時(CL)信息。半導體存儲裝置利用DLL電路和輸出控制電路，在讀取命令之后期望的時間處，如同它與外部時鐘信號同步地輸出數據來操作。因而，需要輸出控制電路以準確的定時產生控制信號，以根據設計的數據輸出時間來輸出數據。
[0015]參見圖1，輸出控制電路10可以包括:周期設定信號發(fā)生單元110、時鐘分頻單元120、移位單元130和輸出單元140。
[0016]周期設定信號發(fā)生單元110可以被配置成在DLL鎖定信號DLL_LOCK被使能的狀態(tài)下，輸出在指定時段期間被使能的設置信號SET。更具體地，DLL鎖定信號的反相信號DLL_LOCKB響應于DLL鎖定信號DLL_LOCK的反相信號DLL_LOCKB和輸出使能復位信號OERST而被禁止。
[0017]時鐘分頻單元120可以被配置成響應于內部時鐘ICLK和設置信號SET來以預設的分頻比對內部時鐘ICLK進行分頻，并且輸出分頻時鐘ICLK2D。在一個實施例中，時鐘分頻單元120可以被配置成對內部時鐘ICLK進行分頻，使得分頻時鐘ICLK2D的周期比內部時鐘ICLK長。例如，分頻比可以被設定成1/2。
[0018]移位單元130可以被配置成響應于分頻時鐘ICLK2D來將設置信號SET延遲預設的第一時間，并且輸出第一延遲設置信號SET2D。由于時鐘分頻單元120的分頻操作僅在設置信號SET的使能時段期間執(zhí)行，所以從移位單元130輸出的第一延遲設置信號SET2D可以在設置信號SET被禁止時被禁止。
[0019]輸出單元140可以被配置成通過響應于分頻時鐘ICLK2D來將第一延遲設置信號SET2D延遲第二時間而產生第二延遲設置信號SET2.5DB?輸出單元140還可以被配置成通過將第二延遲設置信號SET2.5DB和第一延遲設置信號SET2D進行組合來產生輸出使能復位信號OERST。
[0020]通過將設置信號SET經由移位單元130延遲第一時間產生的第一延遲設置信號SET2D可以與分頻時鐘ICLK2D同步地輸出。在一個實施例中，內部時鐘ICLK被分頻，使得分頻時鐘ICLK2D具有比內部時鐘ICLK更長的周期。例如，分頻比可以因此被設定至1/2。
[0021]當內部時鐘ICLK具有短周期tCK，并且用作移位單元130的同步信號時，移位單元130的操作裕度可以被降低，以使得難以產生輸出使能復位信號OERST。
[0022]然而，在一個實施例中，由于第一延遲設置信號SET2D根據通過將內部時鐘ICLK分頻以具有長周期獲得的分頻時鐘ICLK2D來輸出，結果可以保證移位單元130的操作裕度。
[0023]參見圖2，輸出控制電路10的周期設定信號發(fā)生單元110可以被配置成在響應于DLL鎖定信號的反相信號DLL_LOCKB和輸出使能復位信號OERST而使DLL鎖定信號的反相信號DLL_L0CKB禁止的狀態(tài)下，輸出在指定時段期間被使能的設置信號SET。周期設定信號發(fā)生單元110可以用SR鎖存電路來實施，但是不限制于此。
[0024]周期設定信號發(fā)生單元110可以被配置成響應于輸出使能復位信號OERST而被復位。因而，設置信號SET的使能時段可以在從DLL鎖定信號的反相信號DLL_L0CKB被禁止的時間到輸出使能復位信號OERST被使能的時間的范圍。
[0025]此外，輸出使能復位信號OERST可以經由脈沖發(fā)生電路150被提供至周期設定信號發(fā)生單元110。然后，輸出使能復位信號110可以被提供為用于周期設定信號發(fā)生單元110的復位信號。然而，輸出使能信號OERST不限制于此。
[0026]時鐘分頻單元120可以被配置成響應于內部信號ICLK和設置信號SET來以預設的分頻比對內部時鐘ICLK進行分頻，并且輸出分頻時鐘ICLK2D。例如，時鐘分頻單元120可以用T觸發(fā)器電路等來實施，但是不限制于此。
[0027]移位單元130可以被配置成包括第一移位器131和第二移位器133。第一移位器131可以被配置成響應于分頻時鐘ICKL2D來將設置信號SET第一次移位，并且輸出第一移位信號SET1D。第二移位器133可以被配置成響應于分頻時鐘ICLK2D來將第一移位信號SETlD第二次移位，并且將第二移位信號作為第一延遲設置信號SET2D輸出。
[0028]第一移位器131和第二移位器133中的每個可以用D觸發(fā)器等來實施，但是不限制于此。移位單元130可以被配置成通過利用單個移位電路將設置信號SET延遲期望的時間來產生第一延遲設置信號SET2D。此外，第一移位器131和第二移位器133可以被設計成具有大體相同的延遲時間。
[0029]分頻時鐘ICLK2D可以僅在設置信號SET的使能時段期間產生。因此，第一延遲設置信號SET2D可以在設置信號SET被禁止時被禁止。
[0030]輸出單元140可以被配置成包括發(fā)送器141、延遲器143和組合器145。發(fā)送器141可以被配置成響應于分頻時鐘ICLK2D來確定是否傳送第一延遲設置信號SET2D。延遲器143可以被配置成將經由發(fā)送器141傳送的第一延遲設置信號SET2D延遲預設的第二時間，并且產生第二延遲設置信號SET2.5DBo組合器145可以被配置成將第一延遲設置信號SET2D和第二延遲設置信號SET2.5DB進行組合以產生輸出使能復位信號0ERST。
[0031]更具體地，根據一個實施例的輸出控制電路10可以與設置信號SET被使