能時(shí)產(chǎn)生的分頻時(shí)鐘ICLK2D同步地產(chǎn)生輸出使能復(fù)位信號(hào)0ERST。具體地，分頻時(shí)鐘ICLK2D具有比內(nèi)部時(shí)鐘ICKL更長(zhǎng)的周期。因此，由于設(shè)置信號(hào)SET響應(yīng)于具有相對(duì)長(zhǎng)的周期的分頻時(shí)鐘ICLK2D而被移位，所以可以保證用于將設(shè)置信號(hào)SET移位的電路的操作裕度，以產(chǎn)生具有期望周期的輸出使能復(fù)位信號(hào)0ERST。
[0032]參見圖3，將描述輸出控制電路的操作。
[0033]內(nèi)部時(shí)鐘ICLK可以采用預(yù)設(shè)的周期tCK被供應(yīng)至半導(dǎo)體裝置中。
[0034]當(dāng)由DLL電路執(zhí)行鎖定操作時(shí)，結(jié)果DLL鎖定信號(hào)的反相信號(hào)DLL_LOCKB可以被禁止。由于輸出使能信號(hào)OERST在時(shí)間Tl被禁止，所以從周期設(shè)定信號(hào)發(fā)生單元110輸出的設(shè)置信號(hào)SET于是可以被使能。圖3還圖示了時(shí)間T2。
[0035]時(shí)鐘分頻單元120可以被配置成響應(yīng)于設(shè)置信號(hào)SET來以預(yù)設(shè)的分頻比對(duì)內(nèi)部時(shí)鐘ICLK進(jìn)行分頻，并且輸出分頻時(shí)鐘ICLK2D。當(dāng)分頻比為1/2時(shí)，分頻時(shí)鐘ICLK2D的周期可以變成2tCK。
[0036]因此，接收設(shè)置信號(hào)SET的移位單元130中的第一移位器131可以被配置成輸出與分頻時(shí)鐘ICLK2D的第一上升沿同步的第一移位信號(hào)SET1D。然后，第二移位器132可以接收第一移位信號(hào)SET1D，并且輸出與分頻時(shí)鐘ICLK2D的第二上升沿同步的第二移位信號(hào)(第一延遲設(shè)置信號(hào))SET2D。
[0037]S卩，由于在數(shù)據(jù)SETlD被提供至第二移位器133的輸入端子之后，第二分頻時(shí)鐘ICLK2D在充足的設(shè)置時(shí)間At中施加脈沖，所以第二移位器133可以被配置成輸出具有精確相位和周期的第一延遲設(shè)置信號(hào)SET2D。
[0038]響應(yīng)于延遲時(shí)鐘ICLK2D從發(fā)送器141傳送的第一延遲設(shè)置信號(hào)SET2D可以被延遲第二時(shí)間。另外，第一延遲設(shè)置信號(hào)SET2D可以被輸出為第二延遲設(shè)置信號(hào)SET2.5DB?更具體地，第二延遲設(shè)置信號(hào)SET2.5DB可以與第二分頻時(shí)鐘ICLK2D的下降沿同步地被使能至低電平。
[0039]因此，通過與分頻時(shí)鐘ICLK2D的第二上升沿同步地輸出的第一延遲設(shè)置信號(hào)SET2D、和與分頻時(shí)鐘ICLK2D的第二下降沿同步地輸出的第二延遲設(shè)置信號(hào)SET2.5DB的組合產(chǎn)生的輸出使能復(fù)位信號(hào)OERST，可以具有與tCK相對(duì)應(yīng)的周期。
[0040]在延遲時(shí)鐘ICLK2D被使能之后直到第一延遲設(shè)置信號(hào)SET2D被使能為止所需的時(shí)段tco、和在第一延遲設(shè)置信號(hào)SET2D被使能之后直到分頻時(shí)鐘ICLK2D被禁止為止所需的時(shí)間tIS之和(tCO+tlS)，可以比內(nèi)部時(shí)鐘ICLK的周期tCK小。在這種情況下，輸出使能復(fù)位信號(hào)OERST可以被產(chǎn)生成具有tCK的周期。
[0041 ] 在一個(gè)實(shí)施例中，第一延遲設(shè)置信號(hào)SET2D和第二延遲設(shè)置信號(hào)SET2.5DB可以與分頻時(shí)鐘ICLK2D同步地輸出。在可替選方式中，分頻時(shí)鐘ICLK2D可以具有內(nèi)部時(shí)鐘ICLK的兩倍的周期，然后被組合以產(chǎn)生輸出使能復(fù)位信號(hào)0ERST。因此，可以保證周期的精確性，并且將輸出使能復(fù)位信號(hào)OERST的定時(shí)輸出。
[0042]參見圖4，圖示了根據(jù)一個(gè)實(shí)施例的輸出驅(qū)動(dòng)電路的配置圖。
[0043]輸出驅(qū)動(dòng)電路20可以被配置成包括:輸出使能復(fù)位信號(hào)發(fā)生電路210、延遲電路220、計(jì)數(shù)單元230和輸出使能信號(hào)輸出單元240。
[0044]輸出使能復(fù)位信號(hào)發(fā)生電路210可以被配置成響應(yīng)于DLL鎖定信號(hào)DLL_L0CK和內(nèi)部時(shí)鐘ICLK來產(chǎn)生輸出使能復(fù)位信號(hào)0ERST。輸出使能復(fù)位信號(hào)發(fā)生電路210可以如圖1或圖2所示來配置。更具體地，輸出使能復(fù)位信號(hào)發(fā)生電路210可以被配置成與通過將內(nèi)部時(shí)鐘ICKL分頻成具有更長(zhǎng)的周期所獲得的分頻時(shí)鐘ICLK2D同步地將設(shè)置信號(hào)SET移位。輸出使能復(fù)位信號(hào)發(fā)生電路210還可以將經(jīng)由設(shè)置信號(hào)SET產(chǎn)生的第一延遲設(shè)置信號(hào)SET2D和第二延遲設(shè)置信號(hào)SET2.5DB進(jìn)行組合。另外，輸出使能復(fù)位信號(hào)發(fā)生電路210可以產(chǎn)生具有精確周期的輸出使能復(fù)位信號(hào)OERST。
[0045]延遲電路220可以被配置成將輸出使能復(fù)位信號(hào)OERST延遲預(yù)設(shè)的時(shí)間。延遲電路220可以被配置成將輸出使能復(fù)位信號(hào)OERST延遲通過下列方式獲得的時(shí)間:在DLL電路中對(duì)用于將外部時(shí)鐘信號(hào)延遲預(yù)設(shè)的時(shí)間的延遲線進(jìn)行建模。于是延遲電路220可以將輸出使能復(fù)位信號(hào)OERST延遲通過下列方式獲得的時(shí)間:對(duì)在半導(dǎo)體存儲(chǔ)裝置中直到從DLL電路輸出的信號(hào)被輸出至半導(dǎo)體存儲(chǔ)裝置的外部為止所需的延遲量進(jìn)行建模。
[0046]計(jì)數(shù)單元230可以被配置成響應(yīng)于內(nèi)部時(shí)鐘ICLK，輸出與通過輸出使能復(fù)位信號(hào)OERST和從延遲電路220輸出的延遲輸出使能復(fù)位信號(hào)OERST所限定的時(shí)段相對(duì)應(yīng)的計(jì)數(shù)信號(hào)Ν〈0:Ν>。因此，計(jì)數(shù)信號(hào)N〈0:N〉可以表示通過延遲電路220的信號(hào)延遲量。
[0047]輸出使能信號(hào)輸出單元240可以被配置成響應(yīng)于計(jì)數(shù)信號(hào)Ν〈0:Ν>和CL信息來將輸出使能信號(hào)OE輸出。
[0048]根據(jù)產(chǎn)生的輸出使能信號(hào)0E，可以在讀取命令之后在期望時(shí)間處輸出數(shù)據(jù)。具體地，由于用來產(chǎn)生輸出使能信號(hào)OE所需的輸出使能復(fù)位信號(hào)OERST以精確的定時(shí)產(chǎn)生，所以輸出使能信號(hào)OE還可以以精確的定時(shí)被使能。
[0049]參見圖5，系統(tǒng)1000可以包括一個(gè)或更多個(gè)處理器1100。處理器1100可以單獨(dú)地使用或者與其他處理器組合使用。芯片組1150可以與處理器1100電耦接。芯片組1150是處理器1100與系統(tǒng)1000的其他部件之間的信號(hào)的通信路徑。其他部件可以包括存儲(chǔ)器控制器1200、輸入/輸出(“I/O”)總線1250和盤驅(qū)動(dòng)器控制器1300。根據(jù)系統(tǒng)1000的配置，可以經(jīng)由芯片組1150來傳送若干不同的信號(hào)中的任何一個(gè)。
[0050]存儲(chǔ)器控制器1200可以與芯片組1150電耦接。存儲(chǔ)器控制器1200可以經(jīng)由芯片組1150接收從處理器1100提供的請(qǐng)求。存儲(chǔ)器控制器1200可以與一個(gè)或更多個(gè)存儲(chǔ)器件1350電耦接。存儲(chǔ)器件1350可以包括上面描述的輸出控制電路10。
[0051]芯片組1150還可以與I/O總線1250電耦接。I/O總線1250可以用作信號(hào)從芯片組1150至I/O設(shè)備1410、1420和1430的通信路徑。I/O設(shè)備1410、1420和1430可以包括鼠標(biāo)1410、視頻顯示器1420或鍵盤1430。I/O總線1250可以利用若干通信協(xié)議中的任何一種與I/O設(shè)備1410、1420和1430通信。
[0052]盤驅(qū)動(dòng)器控制器1300還可以與芯片組1150電耦接。盤驅(qū)動(dòng)器控制器1300可以用作芯片組1150與一個(gè)或更多個(gè)內(nèi)部盤驅(qū)動(dòng)器1450之間的通信路徑。盤驅(qū)動(dòng)器控制器1300和內(nèi)部盤驅(qū)動(dòng)器1450可以彼此通信，或者實(shí)際上可以利用任何類型通信協(xié)議與芯片組1150通信。
[0053]盡管以上已經(jīng)描述了某些實(shí)施例，但是對(duì)于本領(lǐng)域的技術(shù)人員將會(huì)理解的是，描述的實(shí)施例僅僅是舉例說明。因此，不應(yīng)當(dāng)基于所描述的實(shí)施例來限制所描述的半導(dǎo)體裝置。更確切地說，應(yīng)當(dāng)僅根據(jù)所附權(quán)利要求并結(jié)合以上描述和附圖來限制所描述的半導(dǎo)體
目.ο
[0054]通過本發(fā)明的實(shí)施例可以看出，本發(fā)明提供了下面技術(shù)方案:
[0055]1.一種輸出控制電路，包括:
[0056]周期設(shè)定信號(hào)發(fā)生單元，其被配置成響應(yīng)于延遲鎖定環(huán)(DLL)鎖定信號(hào)和輸出使能復(fù)位信號(hào)來輸出在指定時(shí)段期間被使能的設(shè)置信號(hào)；
[0057]時(shí)鐘分頻單元，其被配置成響應(yīng)于所述設(shè)置信號(hào)來以預(yù)設(shè)的分頻比對(duì)內(nèi)部時(shí)鐘進(jìn)行分頻，并且輸出分頻時(shí)鐘；
[0058]移位單元，其被配置成響應(yīng)于所述分頻時(shí)鐘來將所述設(shè)置信號(hào)移位預(yù)設(shè)的第一時(shí)間，并且輸出第一延遲設(shè)置信號(hào)；以及
[0059]輸出單元，其被配置成響應(yīng)于所述分頻時(shí)鐘來接收并處理所述第一延遲設(shè)置信號(hào)，并且輸出所述輸出使能復(fù)位信號(hào)。
[0060]2.如技術(shù)方案I所述的輸出控制電路，其中，所述周期設(shè)定信號(hào)發(fā)生單元在所述DLL鎖定信號(hào)被使能的狀態(tài)下，輸出在所述指定時(shí)段期間被使能的所述設(shè)置信號(hào)。
[0061]3.如技術(shù)方案I所述的輸出控制電路，其中，所述時(shí)鐘分頻單元對(duì)所述內(nèi)部時(shí)鐘進(jìn)行分頻以將所述分頻時(shí)鐘使能成具有比所述內(nèi)部時(shí)鐘更長(zhǎng)的周期。
[0062]4.如技術(shù)方案3所述的輸出控制電路，其中，所述分頻時(shí)鐘的周期是所述內(nèi)部時(shí)鐘的兩倍。
[0063]5.如技術(shù)方案I所述的輸出控制電路，其中，所述移位單元包括:
[0064]第一移位器，其被配置成響應(yīng)于所述分頻時(shí)鐘來將所述設(shè)置信號(hào)第一次移位，并且輸出第一移位信號(hào)；以及
[0065]第二移位器，其被配置成響應(yīng)于所述分頻時(shí)鐘來將所述第一移位信號(hào)第二次移位，并且將第二移位信號(hào)作為所述第一延遲設(shè)置信號(hào)輸出。
[0066]6.如技術(shù)方案5所述的輸出控制電路，其中，所述第一移位器和所述第二移位器具有相同的延遲時(shí)間。
[0067]7.如技術(shù)方案I所述的輸出控制電路，其中，所述輸出單元通過響應(yīng)于所述分頻時(shí)鐘來將所述第一延遲設(shè)置信號(hào)延遲預(yù)設(shè)的第二時(shí)間而產(chǎn)生第二延遲設(shè)置信號(hào)，以及通過對(duì)所述第一延遲設(shè)置信號(hào)和所述第二延遲設(shè)置信號(hào)進(jìn)行組合來產(chǎn)生所述輸出使能復(fù)位信號(hào)。
[0068]8.如技術(shù)方案7所述的輸出控制電路，其中，所述輸出單元包括:
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