本發(fā)明涉及無線通信技術(shù)領(lǐng)域，尤其涉及一種用于毫米波無線通信的試驗驗證平臺。

背景技術(shù)：

無線通信的演進已經(jīng)經(jīng)歷了4代，最早出現(xiàn)的是模擬通信，只能傳輸語音業(yè)務(wù)；第二代(2G)以GSM為主，主要傳輸語音和低速的數(shù)據(jù)業(yè)務(wù)；第三代(3G)包括WCDMA和TD-S等，初步實現(xiàn)了移動互聯(lián)網(wǎng)操作，推動了智能手機的普及；第四代(4G)實現(xiàn)了高速無線接入和豐富的多媒體應(yīng)用。第五代(5G)無線通信技術(shù)目前在國際上還處于前期研發(fā)階段，相關(guān)技術(shù)目前還沒有明確的國際標準。預(yù)期中，5G將給無線通信帶來革命性的飛躍，5G的核心目標就是要實現(xiàn)超高速的數(shù)據(jù)傳輸，傳輸速率達到幾個G甚至10G比特率，從而徹底解決現(xiàn)在移動通信的速率瓶頸。為了實現(xiàn)超高速數(shù)據(jù)傳輸?shù)哪繕耍?G需要采用全新的無線傳輸技術(shù)，由于頻率資源和帶寬問題，需要使用更高的頻段，例如毫米波，調(diào)制帶寬會從現(xiàn)在的幾十M跨越到500M到3GHz，而且還會使用新的物理層技術(shù)包括調(diào)制編碼和多址接入，所以針對5G關(guān)鍵技術(shù)的研究和驗證是目前的主要任務(wù)。

第五代移動通信系統(tǒng)實現(xiàn)超高數(shù)據(jù)傳輸目標的核心技術(shù)是采用毫米波頻段和高達500MHz-4GHz的超寬帶信號調(diào)制，遠遠超過目前最新的4G和WLAN技術(shù)所使用的頻率范圍和調(diào)制帶寬，給目前的5G研究和產(chǎn)品開發(fā)提出了很大的挑戰(zhàn)，需要研發(fā)全新的器件、模塊、基帶、和射頻微波系統(tǒng)。因此，目前迫切需要一種針對用于毫米波無線通信(5G終端)研究和測試的試驗驗證平臺。

技術(shù)實現(xiàn)要素：

有鑒于此，本發(fā)明提供了一種用于毫米波無線通信的試驗驗證平臺，該驗證平臺能夠產(chǎn)生和分析毫米波信號，能夠?qū)崿F(xiàn)在毫米波頻段(500M到3GHz超寬帶信號)的發(fā)射和接收，滿足5G終端的研究和產(chǎn)品開發(fā)試驗驗證。

為了實現(xiàn)上述的目的，本發(fā)明采用了如下的技術(shù)方案：

一種用于毫米波無線通信的試驗驗證平臺，其包括基帶處理單元、射頻處理單元、GPS時鐘模塊以及用于提供工作電源的電源模塊；所述基帶處理單元和所述射頻處理單元通過萬兆以太網(wǎng)接口相互連接，所述GPS時鐘模塊通過數(shù)據(jù)總線分別與所述基帶處理單元和所述射頻處理單元連接；所述基帶處理單元包括相互連接的SoC芯片組和FPGA芯片組；所述基帶處理單元用于生成對應(yīng)于毫米波信號的第一基帶信號，將第一基帶信號發(fā)送至所述射頻處理單元；所述基帶處理單元還用于對從所述射頻處理單元接收到的第二基帶信號進行分析處理；所述射頻處理單元用于對所述第一基帶信號進行射頻處理，轉(zhuǎn)換成毫米波信號發(fā)射出；所述射頻處理單元還用于對接收到的毫米波信號進行射頻處理，轉(zhuǎn)換成第二基帶信號發(fā)送至所述基帶處理單元；所述GPS時鐘模塊用于向所述基帶處理單元和所述射頻處理單元提供參考時鐘信號和參考本振信號。

具體地，所述SoC芯片組和所述FPGA芯片組分別設(shè)置有SFP接口，所述SoC芯片組和所述FPGA芯片組通過所述SFP接口與所述射頻處理單元進行數(shù)據(jù)交換。

具體地，所述SoC芯片組包括至少兩個SoC芯片，每一SoC芯片分別通過GE接口與所述FPGA芯片組進行數(shù)據(jù)交換；所述FPGA芯片組包括至少兩個FPGA芯片，任意兩個FPGA芯片之間通過高數(shù)串行接口進行數(shù)據(jù)交換。

具體地，每一SoC芯片以及每一FPGA芯片分別連接有一DDR3內(nèi)存。

具體地，所述DDR3內(nèi)存的容量為3GB。

具體地，所述SoC芯片組包括兩個SoC芯片，所述FPGA芯片組包括四個FPGA芯片。

具體地，所述射頻處理單元包括控制和接口模塊、毫米波射頻模塊以及射頻前端模塊；其中，所述控制和接口模塊用于控制對信號的處理并實現(xiàn)與所述基帶處理單元進行數(shù)據(jù)交換；所述毫米波射頻模塊用于將第一基帶信號轉(zhuǎn)換成毫米波信號，還用于將接收到的毫米波信號轉(zhuǎn)換成第二基帶信號；所述射頻前端模塊用于發(fā)射和接收毫米波信號。

具體地，所述控制和接口模塊包括FPGA芯片、數(shù)模轉(zhuǎn)換器、模數(shù)轉(zhuǎn)換器以及USB3.0接口、SFP接口和PCIe接口。

具體地，所述毫米波射頻模塊包括壓控振蕩器、混頻器、功率放大器、低噪聲放大器、鎖相環(huán)路、濾波器以及發(fā)射電路和接收電路。

具體地，所述射頻前端模塊包括雙工器和天線。

本發(fā)明實施例提供的用于毫米波無線通信的試驗驗證平臺，能夠產(chǎn)生和分析毫米波信號，能夠?qū)崿F(xiàn)在毫米波頻段(500M到3GHz超寬帶信號)的發(fā)射和接收，滿足5G終端的研究和產(chǎn)品開發(fā)試驗驗證。

附圖說明

圖1是本發(fā)明實施例中的用于毫米波無線通信的試驗驗證平臺的結(jié)構(gòu)框；

圖2是本發(fā)明實施例中的基帶處理單元的結(jié)構(gòu)框圖；

圖3是本發(fā)明實施例中的射頻處理單元的結(jié)構(gòu)框圖。

具體實施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面結(jié)合附圖對本發(fā)明的具體實施方式進行詳細說明。這些優(yōu)選實施方式的示例在附圖中進行了例示。附圖中所示和根據(jù)附圖描述的本發(fā)明的實施方式僅僅是示例性的，并且本發(fā)明并不限于這些實施方式。

在此，還需要說明的是，為了避免因不必要的細節(jié)而模糊了本發(fā)明，在附圖中僅僅示出了與根據(jù)本發(fā)明的方案密切相關(guān)的結(jié)構(gòu)和/或處理步驟，而省略了與本發(fā)明關(guān)系不大的其他細節(jié)。

參閱圖1至圖3，本實施例提供了一種用于毫米波無線通信的試驗驗證平臺。該驗證平臺包括基帶處理單元1、射頻處理單元2、GPS時鐘模塊3以及用于提供工作電源的電源模塊4。其中，所述基帶處理單元1和所述射頻處理單元2通過萬兆以太網(wǎng)接口5相互連接，所述GPS時鐘模塊3通過數(shù)據(jù)總線6分別與所述基帶處理單元1和所述射頻處理單元2連接。

其中，所述基帶處理單元1包括相互連接的SoC芯片組11和FPGA芯片組12。所述基帶處理單元1用于生成對應(yīng)于毫米波信號的第一基帶信號，將第一基帶信號發(fā)送至所述射頻處理單元2；所述基帶處理單元1還用于對從所述射頻處理單元2接收到的第二基帶信號進行分析處理。所述射頻處理單元2用于對所述第一基帶信號進行射頻處理，轉(zhuǎn)換成毫米波信號發(fā)射出；所述射頻處理單元2還用于對接收到的毫米波信號進行射頻處理，轉(zhuǎn)換成第二基帶信號發(fā)送至所述基帶處理單元1。所述GPS時鐘模塊3用于向所述基帶處理單元1和所述射頻處理單元2提供參考時鐘信號和參考本振信號。

其中，基帶處理單元1是驗證毫米波通信的數(shù)據(jù)生成和分析的關(guān)鍵模塊，必須滿足各種算法的復(fù)雜度和實時性需求，同時還需要具備連接射頻處理單元和核心網(wǎng)的高速接口能力。具體地到本實施例中，如圖2所示，所述SoC芯片組11包括兩個SoC芯片，所述FPGA芯片組12包括四個FPGA芯片。所述SoC芯片組11和所述FPGA芯片組12分別設(shè)置有SFP接口，所述SoC芯片組和所述FPGA芯片組通過所述SFP接口與所述射頻處理單元2進行數(shù)據(jù)交換。每一SoC芯片分別通過GE接口與所述FPGA芯片組12進行數(shù)據(jù)交換，任意兩個FPGA芯片之間通過高數(shù)串行接口進行數(shù)據(jù)交換。需要說明的是，在另外的一些實施例中，也可以選擇其他數(shù)量的SoC芯片和FPGA芯片，但是SoC芯片的數(shù)量應(yīng)當(dāng)至少為兩個，并且每一SoC芯片分別通過GE接口與所述FPGA芯片組進行數(shù)據(jù)交換；FPGA芯片的數(shù)量也應(yīng)當(dāng)至少為兩個，并且任意兩個FPGA芯片之間通過高數(shù)串行接口進行數(shù)據(jù)交換。進一步地，如圖2所示，每一SoC芯片以及每一FPGA芯片分別連接有一DDR3內(nèi)存。具體地到本實施例中，所述DDR3內(nèi)存的容量為3GB。

如上所述的基帶處理單元1的架構(gòu)，各處理芯片之間采用超高速串行接口進行數(shù)據(jù)交換，單板處理能力達4000GMAC?；鶐幚韱卧?能夠提供多個12.5Gbps的高速串口，這些接口可以按需要配置為SFP接口，GE接口(板間數(shù)據(jù)交換，通過外置的10GE交換機，可以滿足數(shù)據(jù)實時傳輸，廣播以及分發(fā)的要求)。另外，處理板內(nèi)也將提供高達480Gbps的交換帶寬，以滿足板內(nèi)芯片間的高速連接。此外，基帶處理單元1將包含18GB的DDR3內(nèi)存，可以用于數(shù)據(jù)的存儲和緩沖。

其中，如圖3所示，所述射頻處理單元2包括控制和接口模塊21、毫米波射頻模塊22以及射頻前端模塊23。其中，所述控制和接口模塊21用于控制對信號的處理并實現(xiàn)與所述基帶處理單元1進行數(shù)據(jù)交換；所述毫米波射頻模塊22用于將第一基帶信號轉(zhuǎn)換成毫米波信號，還用于將接收到的毫米波信號轉(zhuǎn)換成第二基帶信號；所述射頻前端模塊23用于發(fā)射和接收毫米波信號。

具體地，所述控制和接口模塊21包括FPGA芯片、數(shù)模轉(zhuǎn)換器DAC、模數(shù)轉(zhuǎn)換器ADC以及USB接口、SFP接口和PCIe接口。所述毫米波射頻模塊22包括壓控振蕩器VCO、混頻器Mix、功率放大器PA、低噪聲放大器LNA、鎖相環(huán)路PLL、濾波器RF filter以及發(fā)射電路Tx和接收電路Rx。所述射頻前端模塊23包括雙工器DUP和天線ANT。

其中，控制和接口模塊21中的FPGA作為該模塊的大腦，承擔(dān)著控制和接口模塊21的控制任務(wù)，此外該FPGA還能協(xié)助分擔(dān)部分基帶處理單元1的功能?？刂坪徒涌谀K21設(shè)置了USB接口、SFP接口和PCIe接口三種接口。其中，SFP接口是實現(xiàn)與所述基帶處理單元1進行數(shù)據(jù)交換；USB接口采用的是USB3.0接口，鑒于目前一些通用無線平臺(例如USRP B210)采用USB 3.0的接口，因此控制和接口模塊21中支撐此接口并做到和USRP B210兼容，由此，如果基帶板卡采用基于GPP架構(gòu)的PC只要有USB 3.0接口就能連接到本發(fā)明中的射頻處理單元2。PCIe接口作為Eurecom推薦的Express MIMO2的平臺的標準接口，在業(yè)界盡管用的人不多，但作為官方發(fā)布的硬件且許多小型的uTCA架構(gòu)都采用此接口，因此控制和接口模塊21中也集成這個接口。

其中，毫米波射頻模塊22中的各個功能模塊可以是集成的，也可以是采用分立元件組成。毫米波射頻模塊22與控制和接口模塊21之間的接口是模擬接口，發(fā)射鏈路上數(shù)模轉(zhuǎn)換器DAC轉(zhuǎn)換后的信號接入毫米波射頻模塊22進行調(diào)制，接收鏈路上解調(diào)之后的信號接到模數(shù)轉(zhuǎn)換器ADC上。

其中，射頻前端模塊23中天線ANT可以根據(jù)實際需要設(shè)計，一般毫米波和Massive MIMO等功能一起使用的話，終端一般最少需要4根天線，甚至需要8根天線，這個時候需要做成毫米波的天線陣列。

如上提供的用于毫米波無線通信的試驗驗證平臺，在數(shù)據(jù)的發(fā)送方向上，信道編碼，交織/速率匹配，調(diào)制以及串并變換等功能將選用SoC實現(xiàn)，考慮到SoC的處理能力，也為了避免芯片間頻繁的數(shù)據(jù)交換，這些功能模塊將作為一個整體在一塊板內(nèi)的SoC芯片組11中實現(xiàn)。協(xié)同預(yù)編碼功能模塊作為發(fā)送的核心模塊，高階矩陣的運算復(fù)雜度極高，而且必須采用浮點數(shù)進行中間步驟的運算(因為定點數(shù)的運算過程中必須不斷進行舍入和截斷，以保證中間數(shù)據(jù)位寬可以保持在合理的范圍內(nèi)，每次舍入或者截斷，都會帶來一定的誤差，這些誤差不斷累積后，會越來越大，導(dǎo)致最終數(shù)據(jù)無法滿足精度的需求，從而使結(jié)果根本無法使用)，同時，該功能模塊要求實時計算和反饋，SoC芯片無法在很短的時間內(nèi)完成模塊的計算過程，因此預(yù)編碼功能模塊將利用FPGA芯片中的浮點計算模塊來實現(xiàn)。預(yù)編碼之后OFDM調(diào)制和物理成幀也將由FPGA芯片來實現(xiàn)，減少不必要的數(shù)據(jù)交換，以減小時延。成幀后的數(shù)據(jù)再通過多個標準的SFP接口(可采用標準的CPRI協(xié)議或者其他高速串行協(xié)議)發(fā)送給射頻處理單元,，射頻處理單元將完成上采樣濾波、同步控制(以確保天線陣列各天線間信號發(fā)送的一致性)、射頻子板控制(包括頻點，增益控制等)功能。在數(shù)據(jù)接收方向上，射頻處理單元的主要功能包括：射頻子板控制、自動增益控制、同步控制、定時同步、數(shù)字下變頻、下采樣濾波等，這些功能模塊的控制由射頻處理單元中的FPGA實現(xiàn)。物理層解幀，OFDM解調(diào)和信道估計等功能將在FPGA芯片組12上實現(xiàn)，但其中部分控制功能將由SoC芯片組11完成，解調(diào)和解交織功能以及信道譯碼模塊等也均在FPGA芯片組12中實現(xiàn)。終端的MAC功能負責(zé)數(shù)據(jù)業(yè)務(wù)匯聚，分拆/打包，ARQ(Automatic Repeat reQuest)以及各種控制管理信令的處理等功能都將在基帶板的SoC芯片中實現(xiàn)。在控制與業(yè)務(wù)終端上，需要開發(fā)試驗驗證平臺的控制軟件，作為本原型平臺的一個人機接口，完成對整個原型平臺的配置、控制、設(shè)備狀態(tài)監(jiān)視和各種性能數(shù)據(jù)的采集處理，方便各種測試驗證工作。另外，控制與業(yè)務(wù)服務(wù)器還將作為業(yè)務(wù)源服務(wù)器，如視頻源和數(shù)據(jù)源等。

綜上所述，本發(fā)明實施例提供的用于毫米波無線通信的試驗驗證平臺，基帶處理單元包括相互連接的SoC芯片組和FPGA芯片組，并且各處理芯片之間采用超高速串行接口進行數(shù)據(jù)交換，其能夠產(chǎn)生和分析毫米波信號，能夠?qū)崿F(xiàn)在毫米波頻段(500M到3GHz超寬帶信號)的發(fā)射和接收，滿足5G終端的研究和產(chǎn)品開發(fā)試驗驗證。并且，所搭建的基帶處理單元和射頻處理單元具有可配置能力和可擴展能力，可以構(gòu)造多種評估場景，來靈活試驗驗證各種關(guān)鍵技術(shù)，并且適用于未來功能不斷完善的毫米波通信試驗需要。

需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個實體或者操作與另一個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。

以上所述僅是本申請的具體實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本申請原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本申請的保護范圍。