本技術屬于芯片時間同步，尤其涉及一種芯片系統(tǒng)的時間同步方法和裝置。

背景技術：

1、時間敏感網(wǎng)絡的網(wǎng)絡設備的實現(xiàn)可以通過多芯片組成，如，交換設備可以由多個交換芯片堆疊構成，多芯片組成的系統(tǒng)設備需要在多芯片之間完成多芯片之間的精確時間同步。相關技術中，主要通過一個時鐘同步脈沖信號和一組自定義的接口信號，將時間信息同步到其他從芯片。但是，上述方法中從芯片每秒同步一次計時信息，在從芯片晶振或者鎖相環(huán)相對于主芯片有較大的頻偏的情況下，不能滿足芯片間計時偏差在納秒級的需求。

技術實現(xiàn)思路

1、本技術旨在至少解決相關技術中存在的技術問題之一。為此，本技術提出一種芯片系統(tǒng)的時間同步方法和裝置，能夠確保各芯片之間的時間同步達到納秒級別，在滿足時間精度需求的同時，僅需單個觸發(fā)信號，即可滿足時間精度的需求，控制邏輯簡單，便于實現(xiàn)。

2、第一方面，本技術提供了一種芯片系統(tǒng)的時間同步方法，所述芯片系統(tǒng)包括第一級芯片和與所述第一級芯片的輸出端連接的至少一個第二級芯片，該方法包括：

3、接收所述第一級芯片在當前觸發(fā)輸入信號周期發(fā)送的第一觸發(fā)輸入信號；

4、響應于所述第一觸發(fā)輸入信號，基于所述第一觸發(fā)輸入信號對應的初始觸發(fā)輸入時間和所述第一觸發(fā)輸入信號對應的當前觸發(fā)輸入信號周期，得到所述當前觸發(fā)輸入信號周期下的觸發(fā)輸入時間；所述初始觸發(fā)輸入時間為第一個觸發(fā)輸入信號周期內(nèi)發(fā)送的第一觸發(fā)輸入信號對應的觸發(fā)輸入時間；

5、基于所述當前觸發(fā)輸入信號周期下的觸發(fā)輸入時間進行日時間計時累加得到的第一計時信息，以及基于系統(tǒng)時鐘周期進行計時累加得到的第二計時信息，確定所述系統(tǒng)時鐘周期的頻率偏差；

6、基于所述頻率偏差，修正所述系統(tǒng)時鐘周期，對所述第一級芯片和各所述第二級芯片進行時間同步。

7、根據(jù)本技術的芯片系統(tǒng)的時間同步方法，通過在第一級芯片和第二級芯片之間設置一個觸發(fā)信號，并基于能夠配置為微秒級的觸發(fā)輸入信號周期，發(fā)送觸發(fā)信號，從而基于觸發(fā)信號對應的觸發(fā)輸入時間進行日時間計時累加，得到的第一計時信息，基于系統(tǒng)時鐘周期進行計時得到的第二計時信息，并通過第一計時信息和第二計時信息確定的頻率偏差，調(diào)整系統(tǒng)時鐘周期，不斷減小系統(tǒng)時鐘計時的偏差，提高系統(tǒng)時鐘計時的準確度，實現(xiàn)芯片間的實時時間同步，確保各芯片之間的時間同步達到納秒級別，在滿足時間精度需求的同時，僅需單個觸發(fā)信號，即可滿足時間精度的需求，控制邏輯簡單，便于實現(xiàn)。

8、根據(jù)本技術的芯片系統(tǒng)的時間同步方法，所述基于所述第一觸發(fā)輸入信號對應的初始觸發(fā)輸入時間和所述第一觸發(fā)輸入信號對應的當前觸發(fā)輸入信號周期，得到所述當前觸發(fā)輸入信號周期下的觸發(fā)輸入時間，包括：

9、基于所述第一觸發(fā)輸入信號對應的所述觸發(fā)輸入時間對應的觸發(fā)輸入時間參考值和觸發(fā)輸入時延補償，確定所述初始觸發(fā)輸入時間；

10、對所述初始觸發(fā)輸入時間和所述當前觸發(fā)輸入信號周期與所述第一個觸發(fā)輸入信號周期之間的周期差值進行累加，得到所述當前觸發(fā)輸入信號周期下的觸發(fā)輸入時間。

11、根據(jù)本技術的芯片系統(tǒng)的時間同步方法，所述基于所述當前觸發(fā)輸入信號周期下的觸發(fā)輸入時間進行日時間計時累加得到的第一計時信息，以及基于系統(tǒng)時鐘周期進行計時累加得到的第二計時信息，確定所述系統(tǒng)時鐘周期的頻率偏差，包括：

12、以所述當前觸發(fā)輸入信號周期下的觸發(fā)輸入時間為起始值，并基于所述觸發(fā)輸入信號周期，進行日時間計時累加，得到所述第一計時信息；

13、以所述當前觸發(fā)輸入信號周期下的觸發(fā)輸入時間為起始值，并基于所述系統(tǒng)時鐘周期，進行計時累加，得到所述第二計時信息；

14、對所述第一計時信息和所述第二計時信息作差，得到所述頻率偏差；所述系統(tǒng)時鐘周期小于所述觸發(fā)輸入信號周期。

15、根據(jù)本技術的芯片系統(tǒng)的時間同步方法，在所述以所述當前觸發(fā)輸入信號周期下的觸發(fā)輸入時間為起始值，并基于所述觸發(fā)輸入信號周期，進行日時間計時累加，得到所述第一計時信息之前，所述方法還包括：

16、基于所述當前觸發(fā)輸入信號周期對應的前一個觸發(fā)輸入信號周期的第一計時信息和所述當前觸發(fā)輸入信號周期下的觸發(fā)輸入時間，確定所述第一級芯片和所述第二級芯片之間的計時頻率偏差；

17、基于所述計時頻率偏差，修正所述前一個觸發(fā)輸入信號周期進行日時間計時累加產(chǎn)生的計時頻率偏差。

18、根據(jù)本技術的芯片系統(tǒng)的時間同步方法，在所述基于所述頻率偏差，修正所述系統(tǒng)時鐘周期，對所述第一級芯片和各所述第二級芯片進行時間同步之后，還包括：

19、在所述第一計時信息大于所述觸發(fā)輸出時間閾值的情況下，輸出所述第一觸發(fā)輸出信號；所述第一觸發(fā)輸出信號為所述第二級芯片對應的下一級芯片的所述第一觸發(fā)輸入信號；所述第一觸發(fā)輸出信號用于供所述下一級芯片進行時間同步。

20、根據(jù)本技術的芯片系統(tǒng)的時間同步方法，所述第一觸發(fā)輸入信號基于觸發(fā)輸入信號極性和觸發(fā)輸入信號脈沖寬度確定。

21、根據(jù)本技術的芯片系統(tǒng)的時間同步方法，在所述接收所述第一級芯片在當前觸發(fā)輸入信號周期發(fā)送的第一觸發(fā)輸入信號之前，所述方法還包括：

22、配置所述系統(tǒng)時鐘周期；

23、配置各級芯片對應的觸發(fā)輸出信號參數(shù)和觸發(fā)輸入信號參數(shù)；所述觸發(fā)輸出信號參數(shù)包括：首次觸發(fā)輸出時間、觸發(fā)輸出信號周期、觸發(fā)輸出信號脈沖寬度以及觸發(fā)輸出信號極性；所述觸發(fā)輸出時間閾值基于所述首次觸發(fā)輸出時間確定；所述觸發(fā)輸入信號參數(shù)包括：首次觸發(fā)輸入時間、觸發(fā)輸入信號周期、觸發(fā)輸入信號極性、所述觸發(fā)輸入信號脈沖寬度以及觸發(fā)輸入時延補償；所述觸發(fā)輸入時間參考值基于所述首次觸發(fā)輸入時間確定。

24、第二方面，本技術提供了一種芯片系統(tǒng)的時間同步裝置，所述芯片系統(tǒng)包括第一級芯片和與所述第一級芯片的輸出端連接的至少一個第二級芯片，該裝置包括：

25、第一處理模塊，用于接收所述第一級芯片在當前觸發(fā)輸入信號周期發(fā)送的第一觸發(fā)輸入信號；

26、第二處理模塊，用于響應于所述第一觸發(fā)輸入信號，基于所述第一觸發(fā)輸入信號對應的初始觸發(fā)輸入時間和所述第一觸發(fā)輸入信號對應的當前觸發(fā)輸入信號周期，得到所述當前觸發(fā)輸入信號周期下的觸發(fā)輸入時間；所述初始觸發(fā)輸入時間為第一個觸發(fā)輸入信號周期內(nèi)發(fā)送的第一觸發(fā)輸入信號對應的觸發(fā)輸入時間；

27、第三處理模塊，用于基于所述當前觸發(fā)輸入信號周期下的觸發(fā)輸入時間進行日時間計時累加得到的第一計時信息，以及基于系統(tǒng)時鐘周期進行計時累加得到的第二計時信息，確定所述系統(tǒng)時鐘周期的頻率偏差；

28、第四處理模塊，用于基于所述頻率偏差，修正所述系統(tǒng)時鐘周期，對所述第一級芯片和各所述第二級芯片進行時間同步。

29、根據(jù)本技術的芯片系統(tǒng)的時間同步裝置，通過在第一級芯片和第二級芯片之間設置一個觸發(fā)信號，并基于能夠配置為微秒級的觸發(fā)輸入信號周期，發(fā)送觸發(fā)信號，從而基于觸發(fā)信號對應的觸發(fā)輸入時間進行日時間計時累加，得到的第一計時信息，基于系統(tǒng)時鐘周期進行計時得到的第二計時信息，并通過第一計時信息和第二計時信息確定的頻率偏差，調(diào)整系統(tǒng)時鐘周期，不斷減小系統(tǒng)時鐘計時的偏差，提高系統(tǒng)時鐘計時的準確度，實現(xiàn)芯片間的實時時間同步，確保各芯片之間的時間同步達到納秒級別，在滿足時間精度需求的同時，僅需單個觸發(fā)信號，即可滿足時間精度的需求，控制邏輯簡單，便于實現(xiàn)。

30、第三方面，本技術提供了一種芯片，所述芯片包括處理器和通信接口，所述通信接口和所述處理器耦合，所述處理器用于運行程序或指令，所述處理器執(zhí)行所述程序或指令時實現(xiàn)如上述第一方面所述的芯片系統(tǒng)的時間同步方法。

31、第四方面，本技術提供了一種非暫態(tài)計算機可讀存儲介質(zhì)，其上存儲有計算機程序，所述計算機程序被處理器執(zhí)行時實現(xiàn)如上述第一方面所述的芯片系統(tǒng)的時間同步方法。

32、第五方面，本技術提供了一種計算機程序產(chǎn)品，包括計算機程序，所述計算機程序被處理器執(zhí)行時實現(xiàn)如上述第一方面所述的芯片系統(tǒng)的時間同步方法。

33、本技術實施例中的上述一個或多個技術方案，至少具有如下技術效果之一：

34、通過在第一級芯片和第二級芯片之間設置一個觸發(fā)信號，并基于能夠配置為微秒級的觸發(fā)輸入信號周期，發(fā)送觸發(fā)信號，從而基于觸發(fā)信號對應的觸發(fā)輸入時間進行日時間計時累加，得到的第一計時信息，基于系統(tǒng)時鐘周期進行計時得到的第二計時信息，并通過第一計時信息和第二計時信息確定的頻率偏差，調(diào)整系統(tǒng)時鐘周期，不斷減小系統(tǒng)時鐘計時的偏差，提高系統(tǒng)時鐘計時的準確度，實現(xiàn)芯片間的實時時間同步，確保各芯片之間的時間同步達到納秒級別，在滿足時間精度需求的同時，僅需單個觸發(fā)信號，即可滿足時間精度的需求，控制邏輯簡單，便于實現(xiàn)。

35、進一步地，通過將當前觸發(fā)輸入信號周期下的第一計時信息快照到處理觸發(fā)輸入信號的模塊，有效基于觸發(fā)輸入時間和快照的當前觸發(fā)輸入信號周期下的第一計時信息，計算得到頻率偏差，從而基于頻率偏差，對頻率偏差進行校正，更新每系統(tǒng)時鐘周期累加納秒時間，進行計時累加，有效降低各芯片系統(tǒng)中頻率偏移對芯片間同步時間的影響，使各芯片間達到納秒級同步，有效提高時間同步精度。

36、更進一步地，通過比較第一計時信息與觸發(fā)輸出時間閾值之間的關聯(lián)關系，有效確定發(fā)送第一觸發(fā)輸出信號的時刻，從而基于該第一觸發(fā)輸出信號，供下一級芯片進行時間同步，從而實現(xiàn)多級芯片間的時間同步。

37、本技術的附加方面和優(yōu)點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本技術的實踐了解到。