1.一種芯片系統(tǒng)的時(shí)間同步方法，其特征在于，所述芯片系統(tǒng)包括第一級(jí)芯片和與所述第一級(jí)芯片的輸出端連接的至少一個(gè)第二級(jí)芯片，所述方法包括：
2.根據(jù)權(quán)利要求1所述的芯片系統(tǒng)的時(shí)間同步方法，其特征在于，所述基于所述第一觸發(fā)輸入信號(hào)對(duì)應(yīng)的初始觸發(fā)輸入時(shí)間和所述第一觸發(fā)輸入信號(hào)對(duì)應(yīng)的當(dāng)前觸發(fā)輸入信號(hào)周期，得到所述當(dāng)前觸發(fā)輸入信號(hào)周期下的觸發(fā)輸入時(shí)間，包括：
3.根據(jù)權(quán)利要求1所述的芯片系統(tǒng)的時(shí)間同步方法，其特征在于，所述基于所述當(dāng)前觸發(fā)輸入信號(hào)周期下的觸發(fā)輸入時(shí)間進(jìn)行日時(shí)間計(jì)時(shí)累加得到的第一計(jì)時(shí)信息，以及基于系統(tǒng)時(shí)鐘周期進(jìn)行計(jì)時(shí)累加得到的第二計(jì)時(shí)信息，確定所述系統(tǒng)時(shí)鐘周期的頻率偏差，包括：
4.根據(jù)權(quán)利要求3所述的芯片系統(tǒng)的時(shí)間同步方法，其特征在于，在所述以所述當(dāng)前觸發(fā)輸入信號(hào)周期下的觸發(fā)輸入時(shí)間為起始值，并基于所述觸發(fā)輸入信號(hào)周期，進(jìn)行日時(shí)間計(jì)時(shí)累加，得到所述第一計(jì)時(shí)信息之前，所述方法還包括：
5.根據(jù)權(quán)利要求1-4任一項(xiàng)所述的芯片系統(tǒng)的時(shí)間同步方法，其特征在于，在所述基于所述頻率偏差，修正所述系統(tǒng)時(shí)鐘周期，對(duì)所述第一級(jí)芯片和各所述第二級(jí)芯片進(jìn)行時(shí)間同步之后，還包括：
6.根據(jù)權(quán)利要求1-4任一項(xiàng)所述的芯片系統(tǒng)的時(shí)間同步方法，其特征在于，所述第一觸發(fā)輸入信號(hào)基于觸發(fā)輸入信號(hào)極性和觸發(fā)輸入信號(hào)脈沖寬度確定。
7.根據(jù)權(quán)利要求1-4任一項(xiàng)所述的芯片系統(tǒng)的時(shí)間同步方法，其特征在于，在所述接收所述第一級(jí)芯片在當(dāng)前觸發(fā)輸入信號(hào)周期發(fā)送的第一觸發(fā)輸入信號(hào)之前，所述方法還包括：
8.一種芯片系統(tǒng)的時(shí)間同步裝置，其特征在于，所述芯片系統(tǒng)包括第一級(jí)芯片和與所述第一級(jí)芯片的輸出端連接的至少一個(gè)第二級(jí)芯片，包括：
9.一種芯片，所述芯片包括處理器和通信接口，所述通信接口和所述處理器耦合，其特征在于，所述處理器用于運(yùn)行程序或指令，所述處理器執(zhí)行所述程序或指令時(shí)實(shí)現(xiàn)如權(quán)利要求1-8任一項(xiàng)所述的芯片系統(tǒng)的時(shí)間同步方法。
10.一種非暫態(tài)計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其上存儲(chǔ)有計(jì)算機(jī)程序，其特征在于，該計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)如權(quán)利要求1-7任一項(xiàng)所述的芯片系統(tǒng)的時(shí)間同步方法。
11.一種計(jì)算機(jī)程序產(chǎn)品，包括計(jì)算機(jī)程序，其特征在于，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)如權(quán)利要求1-7任一項(xiàng)所述的芯片系統(tǒng)的時(shí)間同步方法。