使用柵極感應(yīng)漏極泄漏在對3rd存儲器編程期間進(jìn)行預(yù)充電的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及用于對3D非易失性存儲器設(shè)備中的存儲器單元進(jìn)行編程的技術(shù)。
【背景技術(shù)】
[0002] 近來，已提出使用有時被稱為位成本可擴(kuò)展（BiCS)架構(gòu)的3D堆疊式存儲器結(jié)構(gòu) 的超高密度存儲設(shè)備。例如，3DNAND堆疊式存儲器設(shè)備可以由交替的導(dǎo)電層和介電層的陣 列形成。在這些層中鉆有存儲器孔（memoryhole)以同時限定很多存儲器層。然后，通過 利用適當(dāng)?shù)牟牧咸畛浯鎯ζ骺讈硇纬蒒AND串。直線型NAND串在一個存儲器孔中延伸，而 管狀或U形NAND串（P-BiCS)包括一對豎直的存儲器單元列，該對豎直的存儲器單元列在 兩個存儲器孔中延伸并且通過底部背柵接合。存儲器單元的控制柵極由導(dǎo)電層提供。
【附圖說明】
[0003] 在不同的附圖中，具有相似附圖標(biāo)記的元件指代共同部件。
[0004] 圖1A是3D堆疊式非易失性存儲器設(shè)備的透視圖。
[0005] 圖1B是圖1A的3D堆疊式非易失性存儲器設(shè)備100的功能框圖。
[0006] 圖2A描繪了塊200的U形NAND實(shí)施例的頂視圖，作為圖1A中的BLK0的示例實(shí) 現(xiàn)方式，其示出了示例S⑶線子集S⑶L-SB0和S⑶L-SB1。
[0007]圖2B描繪了圖2A的塊200，其示出了示例字線子集WL3D-SB和WL3S-SB以及示例 位線子集BL-SB0和BL-SB1。
[0008] 圖2C描繪了圖2A的塊200的部分210沿線220的橫截面圖。
[0009] 圖3A描繪了圖2C的列C0D的區(qū)域236的特寫圖，其示出了漏極側(cè)選擇門SGD0和 存儲器單元M03。
[0010] 圖3B描繪了圖3A的列C0D的橫截面圖。
[0011] 圖3C描繪了示出與圖2A和圖2C的塊的部分210以及圖2B的位線子塊BL-SB0 和BL-SB1 -致的、一組U形NAND串的電路300的一個實(shí)施例。
[0012] 圖4A描繪了圖1A的塊BLK0的直線型NAND串實(shí)施例480的頂視圖，其示出了示 例S⑶線子集S⑶L-SB0A和S⑶L-SB1A以及示例位線子集。
[0013] 圖4B描繪了圖4A的塊BLK0,其示出了示例WL子集WL3-SB以及示例位線子集 BL-SB0A和BL-SB1A。
[0014] 圖4C描繪了圖4A的塊480的部分488沿線486的橫截面圖。
[0015] 圖5A描繪了一組存儲元件的閾值電壓分布。
[0016] 圖5B描繪了擦除操作中的一系列擦除脈沖和驗(yàn)證脈沖，其中Verase在連續(xù)的擦 除-驗(yàn)證迭代中升高。
[0017] 圖6描繪了示例編程操作的流程圖。
[0018] 圖7描繪了編程操作的一系列編程-驗(yàn)證迭代。
[0019] 圖8A至圖8E描繪了諸如結(jié)合圖6詳述的編程操作的編程-驗(yàn)證迭代的編程部分 中的電壓，其中針對抑制的NAND串的溝道而使用GIDL進(jìn)行預(yù)充電。
[0020] 圖8F描繪了圖3C中的NS0和NS0A，其示出了結(jié)合圖8A至圖8E描述的電壓。
[0021] 圖9A至圖9E描繪了在編程操作的編程-驗(yàn)證迭代的編程部分中的電壓，其中，針 對抑制的NAND串的溝道而試圖使用位線驅(qū)動進(jìn)行預(yù)充電。
[0022] 圖10描繪了在U形NAND串中的空穴和電子的移動，其中，在編程操作的預(yù)充電階 段中使用GIDL。
【具體實(shí)施方式】
[0023] 提供了用于對3D堆疊式非易失性存儲器設(shè)備中的NAND串的溝道進(jìn)行預(yù)充電的技 術(shù)。這樣的存儲器設(shè)備包括：在其中形成有存儲元件的交替的導(dǎo)電層和絕緣層。通常將這 樣的存儲器設(shè)備的塊劃分成多個子塊以進(jìn)行擦除操作和編程操作，其中，所有子塊共有相 同字線（WL)偏壓、位線（BL)偏壓和源極線（SL)偏壓，但是具有單獨(dú)的選擇門（SGS和SGD) 偏壓。為此，BiCS技術(shù)中的塊大小較大（例如，16MB)。
[0024]由于該較大的塊大小，期望使用更小的單元大小的編程/擦除操作。對于部分塊 擦除，一種方法是選擇性字線擦除，其中，對連接至要擦除的存儲元件的字線施加0V，并且 對連接至不擦除的存儲元件的字線施加高偏壓。以這種方式，可以擦除沿著NAND串的一組 單元，同時其他單元的閾值電壓（Vth)未改變。
[0025] 然而，通過減小有效塊大小，對于編程操作而言存在潛在問題。具體地，當(dāng)部分地 或全部地對抑制的NAND串進(jìn)行編程時，因?yàn)楸痪幊痰拇鎯υ梢郧袛鄿系?，所以可能難 以或不可能對溝道進(jìn)行預(yù)充電。例如，抑制的NAND串可能在漏極側(cè)上具有被編程的存儲元 件而在源極側(cè)上具有被擦除的存儲元件，在這種情況下，因?yàn)樵诼O側(cè)的存儲元件可以切 斷在漏極側(cè)的溝道，所以難以或不可能對在源極側(cè)的溝道進(jìn)行預(yù)充電。在另一示例中，抑制 的NAND串可能具有不相鄰的存儲元件，諸如當(dāng)編程操作不嚴(yán)格地遵循逐字線編程序列時， 在逐字線編程序列中，在對連接至下一（WLn+1)條字線的存儲元件進(jìn)行編程之前，對所有 子塊中的連接至第n條字線（WLn)的存儲元件完成編程。
[0026] 缺少預(yù)充電會減小達(dá)到的峰值溝道升壓電勢，從而導(dǎo)致在對未抑制的NAND中的 未抑制的存儲元件進(jìn)行編程時對抑制的NAND串中的抑制的存儲元件的編程干擾。
[0027] 提出了在編程操作的預(yù)充電時段期間使用抑制的NAND串的SGD晶體管來通過柵 極感應(yīng)漏極泄漏產(chǎn)生空穴電流。在預(yù)充電時段中，對SGD晶體管的控制柵極施加低偏壓（例 如，0V)，并且對位線施加高偏壓（例如，>4V至6V，諸如8V)。該較大的柵漏電壓差可以在 SGD晶體管的漏極側(cè)感應(yīng)GIDL電流。GIDL電流包括電子空穴對，其中，電子被掃向位線，而 空穴迀移到溝道中并由此對溝道充電。同時，在預(yù)充電期間對所有WL施加0V偏壓。如果 漏極側(cè)存儲元件已被編程（在這種情況下，多數(shù)存儲元件的Vth>0V，諸如Vth=IV至3V)， 則溝道電勢最初將低于0V。位線與漏極側(cè)溝道之間的大電壓差有助于增大GIDL電流并且 引起在多晶硅溝道中的電子/空穴生成，其中，生成的空穴有助于為溝道充電。
[0028] 根據(jù)漏極側(cè)溝道電容（針對32層BiCS結(jié)構(gòu)）和典型的S⑶GIDL電流值，可以估 計，在短的預(yù)充電時間內(nèi)，可以通過使用SGD晶體管上的Vgd= -8V來將漏極側(cè)溝道電勢充 電至少1. 5V。此外，可以通過使SG漏極側(cè)結(jié)最優(yōu)來改進(jìn)該預(yù)充電。例如，可以通過使在SOT 晶體管的柵極-漏極交疊區(qū)域下方的漏極結(jié)更陡峭來增強(qiáng)GIDL生成。
[0029] 圖1A是3D堆疊式非易失性存儲器設(shè)備的透視圖。存儲器設(shè)備100包括襯底101。 在襯底上是存儲器單元的示例塊BLK0和BLK1以及具有供塊使用的電路的外圍區(qū)域104。襯 底101還可以承載這些塊下方的電路以及沿導(dǎo)電路徑被圖案化以傳送電路的信號的一個 或多個下部金屬層。這些塊形成在存儲器設(shè)備的中間區(qū)域102中。在存儲器設(shè)備的上部區(qū) 域103中，一個或多個上部金屬層沿導(dǎo)電路徑被圖案化以傳送電路的信號。每個塊包括存 儲器單元的堆疊區(qū)，其中該堆疊的交替層級表示字線。在一種可能的方法中，每個塊具有相 對的分層側(cè)面，豎直觸點(diǎn)從這些側(cè)面向上延伸至上部金屬層以形成至導(dǎo)電路徑的連接。盡 管以兩個塊為例進(jìn)行描述，但是可以使用在x方向和/或y方向上延伸的附加塊。
[0030] 在一種可能的方法中，平面在x方向上的長度表示至字線的信號路徑在一個或多 個上部金屬層中延伸的方向（字線方向或SGD線方向），以及平面在y方向上的寬度表示至 位線的信號路徑在一個或多個上部金屬層中延伸的方向（位線方向）。z方向表示存儲器 設(shè)備的高度。
[0031] 圖1B是圖1A的3D堆疊式非易失性存儲器設(shè)備100的功能框圖。存儲器設(shè)備100 可以包括一個或多個存儲器管芯108。存儲器管芯108包括存儲元件126的3D(三維）存 儲器陣列126,例如包括塊BLK0和BLK1、控制電路110以及讀/寫電路128。存儲器陣列 126經(jīng)由行解碼器124通過字線以及經(jīng)由列解碼器132通過位線可尋址。讀/寫電路128 包括多個感測塊130 (感測電路），并且允許并行地對存儲元件的頁面進(jìn)行讀取或編程。通 常，控制器122與一個或多個存儲器管芯108 -樣包括在同一存儲器設(shè)備100 (例如，可移 動存儲卡）中。命令和數(shù)據(jù)經(jīng)由線路120在主機(jī)與控制器122之間以及經(jīng)由線路118在控 制器與一個或多個存儲器管芯108之間傳輸。
[0032] 控制電路110與讀/寫電路128協(xié)作以對存儲器陣列126執(zhí)行存儲操作，并且控制 電路110包括狀態(tài)機(jī)112、片上地址解碼器114以及電力控制模塊116。狀態(tài)機(jī)112提供對 存儲器操作的芯片級控制。片上地址解碼器114提供由主機(jī)或存儲器控制器使用的地址與 由解碼器124和132使用的硬件地址之間的地址接口。電力控制模塊116控制在存儲器操 作期間供給至字線和位線的電力和電壓。電力控制模塊116可以包括用于字線層和字線層 部分的驅(qū)動器、漏極側(cè)選擇門驅(qū)動器和源極側(cè)選擇門驅(qū)動器（例如，稱為存儲器單元串（諸 如NAND串）的漏極側(cè)或端和源極側(cè)或端）以及源極線。在一種方法中，感測塊130可以包 括位線驅(qū)動器。
[0033] 在一些實(shí)現(xiàn)方式中，可以將部件中的一些部件進(jìn)行組合。在各種設(shè)計中，可以將除 存儲器陣列126之外的部件中的一個或多個部件（單獨(dú)地或組合地）看作至少一個控制電 路。例如，控制電路可以包括下述中的任一個或其組合：控制電路110、狀態(tài)機(jī)112、解碼器 114/132、電力控制116、感測塊130、讀/寫電路128和控制器122等。
[0034] 在另一實(shí)施例中，非易失性存儲器系統(tǒng)使用雙行/列解碼器以及讀/寫電路。各 個外圍電路對存儲器陣列126的訪問在該陣列的相對側(cè)以對稱方式來實(shí)現(xiàn)，使得每側(cè)的訪 問線和電路的密度減小了一半。因此，將行解碼器分成兩個行解碼器以及將列解碼器分成 兩個列解碼器。類似地，將讀/寫電路分成從陣列126的底部連接至位線的讀/寫電路以 及從陣列126的頂部連接至位線的讀/寫電路。以這種方式，讀/寫模塊的密度減小了一 半。
[0035] 還可以使用除NAND閃速存儲器之外的其他類型的非易失性存儲器。
[0036] 圖2A描繪了塊200的U形NAND實(shí)施例的頂視圖，作為圖1A中的BLK0的示例實(shí) 現(xiàn)，其示出了示例SGD線子集SGDL-SB0和SGDL-SB1。該視圖具有堆疊中的多個字線層之中 的代表層。還參照圖2C，該堆疊包括交替的介電層和導(dǎo)電層。介電層包括D0至D5,并且可 以由例如Si02制成。導(dǎo)電層包括：作為背柵層的BG;形成字線層的WL0至WL3,例如在該層 中至存儲器單元的控制柵極的導(dǎo)電路徑；以及形成選擇門層的SG，例如至NAND串的選擇門 晶體管的控制柵極的導(dǎo)電路徑。圖2A的字線層可以表示例如WL0至WL3中的任一個。導(dǎo) 電層可以包括例如摻雜的多晶硅或金屬硅化物?？梢韵虮硸攀┘?V至10V的示例電壓以 保持連接漏極側(cè)列和源極側(cè)列的導(dǎo)電狀態(tài)。
[0037] 對于每個塊，字線層被劃分成兩個字線層部分（或平面）202和204?？梢哉J(rèn)為每 個字線層或字線層部分僅僅是字線。每個塊包括縫隙圖案（slitpa