，用于圖3C和圖8F中的BLO)Vbl_inhibited(曲線圖900)以及 用于未抑制的NAND串的位線電壓（例如，用于圖3C和圖8F中的BL1)Vbl_uninhibited(曲 線圖901)。
[0106] 圖9B描繪了可以為抑制的NAND串和未抑制的NAND串所共有的源極線電壓 Vsl(曲線圖902)。
[0107] 圖9C描繪了SGD晶體管的控制柵極電壓Vsgd(曲線圖903)。還描繪了SGS晶體 管的控制柵極電壓Vsgs(曲線圖904)，該控制柵極電壓Vsgs可以為抑制的NAND串和未抑 制的NAND串所共有。
[0108] 圖9D描繪了選擇的字線的電壓WL_sel(曲線圖905)。還描繪了未選擇的字線的 電壓WL_unsel(曲線圖906)。
[0109] 圖9E描繪了針對情況A的抑制的NAND串的溝道電壓Vch_inhibited_A(曲線圖 907)。還描繪了針對情況B的抑制的NAND串的溝道電壓Vch_inhibited_B(曲線圖909)。 還描繪了未抑制的NAND串的溝道電壓Vch_uninhibited(曲線圖908)。
[0110]Vbl_inhibited初始為0V并且在預(yù)充電階段和編程階段升高至Vdd(例如，2. 5V)。 在Vsgd在預(yù)充電階段處于Vsgd_high(例如，5V)的情況下，以Vsgd_high-Vdd= 2. 5V向 SGD晶體管施加正向偏壓。假定SGD晶體管的Vth為IV，則SGD晶體管在預(yù)充電階段將 處于導(dǎo)電狀態(tài)。如果NAND串被完全擦除，則這使得溝道能夠被位線電壓驅(qū)動，使得Vch_ inhibited=Vpre_charge_A(例如，Vdd減去小損失）。由于存儲元件被擦除，因此這些存 儲元件將充當(dāng)允許位線電壓在溝道中通過的導(dǎo)電晶體管。然而，如果NAND串被部分地或全 部編程（NAND串的存儲元件中的一個(gè)或多個(gè)存儲元件處于編程狀態(tài)，諸如A、B或C)，則被 編程的存儲元件可以充當(dāng)不允許位線電壓在溝道中通過的不導(dǎo)電晶體管。被編程的存儲元 件的Vth可以為大約IV至3V。因此，如由為0V或接近0V的Vch_inhibited_B所表示，整 個(gè)溝道在預(yù)充電階段未被升壓（或者僅被微弱地升壓）。
[0111] 例如，如所論述的那樣，可以對NAND串部分地編程，諸如在對其漏極側(cè)存儲元件 進(jìn)行編程而不對其源極側(cè)存儲元件進(jìn)行編程時(shí)。在這種情況下，溝道在漏極側(cè)存儲元件下 方被切斷，使得溝道的在源極側(cè)存儲元件下方的部分不能由位線電壓驅(qū)動。對于在其源極 側(cè)存儲元件被編程而漏極側(cè)存儲元件未被編程的情況下被部分編程的NAND串，溝道在源 極側(cè)存儲元件下方被切斷而在漏極側(cè)存儲元件下方未被切斷。在這種情況下，溝道的在漏 極側(cè)存儲元件下方的部分可以由位線電壓驅(qū)動。然而，在任何可能的情況下允許在抑制的 NAND串的所有溝道中升壓的預(yù)充電技術(shù)是最有用的。
[0112] 在預(yù)充電時(shí)段結(jié)束時(shí)，在t2處，Vsgd從Vsgd_high降低到Vsgd_nom，從而使得S⑶ 晶體管轉(zhuǎn)變?yōu)椴粚?dǎo)電狀態(tài)。因此，溝道被浮置并且可以如先前所述那樣被電容性耦合。
[0113] 對于通過驅(qū)動位線來對溝道預(yù)充電的情況A，Vch_inhibited_A由于源自字線電 壓WL_sel和WL_unsel的電容性親合而在t4處從Vpre_charge_A增加到Vchla。增加量是 字線與溝道的耦合率X電壓增加量（Vpass)的函數(shù)。隨后，在t6處，WL_sel從Vpass增加 到Vpgm(編程電平），從而引起Vch_inhibited_A從Vchla到Vch2a的進(jìn)一步更小的增加。 增加量是選擇的字線與溝道的耦合率X電壓增加量（Vpgm-Vpass)的函數(shù)。Vch2a可以與 Vpass大約相同。在該情況A下，Vch_inhibited_A是從Vpre-charge電容性親合的，使得 其達(dá)到相對高峰值電平的Vch2。
[0114] 對于不能通過驅(qū)動位線來對溝道預(yù)充電的情況B，Vch_inhibited_B在預(yù)充電階 段期間保持于0V，然后由于源自字線電壓WL_sel和WL_unsel的電容性耦合而在t4處從0V 增加到Vchlb。增加量是字線與溝道的耦合率X電壓增加量（Vpass)的函數(shù)。隨后，在t6 處，WL_sel從Vpass增加到Vpgm，從而引起Vch_inhibited_B從Vchlb到Vch2b的進(jìn)一步 更小的增加。增加量是選擇的字線與溝道的耦合率X電壓增加量（Vpgm-Vpass)的函數(shù)。 在該情況B下，Vch_inhibited_B是從0V而不是從更高的預(yù)充電電壓電容性耦合的，使得其 達(dá)到相對低峰值電平Vch2b。具體地，Vch2b〈Vch2a并且Vchlb〈Vchla。此外，Vch2b〈Vch2 并且Vchlb〈Vchl，使得峰值升壓低于用圖8A至圖8E的⑶IL預(yù)充電方法獲得的峰值升壓。
[0115] 對于選擇的、未抑制的NAND串，Vbl_uninhibited為0V(曲線圖901)。在一種方法 中，在時(shí)段t0至t9期間，使未抑制的NAND串的溝道接地，以使得Vch_uninhibited= 0V。
[0116] 圖10描繪了U形NAND串中的空穴和電子的移動，其中，在編程操作的預(yù)充電階段 中使用GIDL。在使用與包括圖2C和圖3C的先前闡述一致的標(biāo)記的情況下，示例U形NAND 串NSOA包括漏極側(cè)列CODA和源極側(cè)列COSA。漏極側(cè)包括經(jīng)由NSOA的漏極端240A連接至 位線BL0A的溝道區(qū)域CHd。源極側(cè)包括經(jīng)由NS0A的源極端242A連接至源極線SL0A的溝道 區(qū)域CHs。中間溝道區(qū)域CHi在CHs與CHd之間。電荷捕獲層（CTL)297A、隧道層（TNL)298A 以及塊氧化物（BOX) 296A為在該串的存儲器孔延伸的環(huán)形層。溝道的不同區(qū)域與相應(yīng)的存 儲元件或選擇門晶體管相關(guān)聯(lián)。
[0117] 漏極側(cè)包括具有控制柵極CGDA的S⑶晶體管S⑶0A。漏極側(cè)還包括具有各自的控 制柵極CG00A、CG01A、CG02A和CG03A以及各自的TNL區(qū)域T00A、T01A、T02A和T03A的存 儲元件M00A、M01A、M02A和M03A。當(dāng)相應(yīng)的存儲元件處于編程狀態(tài)時(shí)，TNL區(qū)域可以儲存 電荷。源極側(cè)包括具有控制柵極CGSA的SGS晶體管SGS0A。源極側(cè)還包括具有各自的控制 柵極CG10A、CG11A、CG12A和CG13A以及各自的TNL區(qū)域T10A、T11A、T12A和T13A的存儲 元件M10A、M11A、M12A和M13A。背柵BG0A具有控制柵極CGBA。
[0118] 在溝道S層中將包括空穴H的代表性空穴描繪為具有" + "符號的圓圈，并且在溝 道區(qū)域中將包括電子E的代表性電子描繪為具有符號的圓圈。如先前所述，在SGD晶 體管的漏極端子處通過GIDL處理生成電子空穴對。代表性電子空穴對包括電子E和空穴 H。最初，在預(yù)充電時(shí)段期間，在SGD晶體管處生成電子空穴對?？昭ㄟh(yuǎn)離驅(qū)動端移動，從而 對溝道進(jìn)行充電。電子由于位線處的正電荷而朝向位線移動。
[0119] 盡管描繪了U形NAND串，但是相同理論適用于直線型NAND串，在該情況下，作為 直線型NAND串的相應(yīng)的漏極側(cè)半部和源極側(cè)半部，漏極側(cè)列和源極側(cè)列變得對齊。
[0120] 因此，可以看出，在一種實(shí)施例中，提供了一種用于在3D堆疊式非易失性存儲器 設(shè)備（100)中進(jìn)行編程的方法。該方法包括：驅(qū)動未抑制的NAND串（NS0)的溝道的電壓 (Vch_uninhibited)，該未抑制的NAND串被選擇用于編程，并且包括被選擇用于編程的選 擇的非易失性存儲元件（M13)以及未被選擇用于編程的多個(gè)未選擇的非易失性存儲元件 (M03,M02,M01，M00,M10,Mil，M12);在該驅(qū)動期間，通過將抑制的NAND串的漏極側(cè)選擇門 (SGD0A)和源極側(cè)選擇門（SGS0A)設(shè)置處于不導(dǎo)電狀態(tài)來使該抑制的NAND串（NS0A)的溝 道（CHd，CHi，CHs)的電壓（Vch_inhibited)浮動，該抑制的NAND串包括經(jīng)由選擇的字線 (830)連接至選擇的非易失性存儲元件的非易失性存儲元件（M13A)、以及經(jīng)由未選擇的字 線（822,824,826,828,836,834,832)連接至多個(gè)未選擇的非易失性存儲元件的多個(gè)非易 失性存儲元件（M03A，M02A，M01A，M00A，M10A，M11A，M12A);在該浮動期間，使用來自抑制的 NAND串的漏極側(cè)選擇門的柵極感應(yīng)漏極泄漏來將該抑制的NAND串的溝道的電壓增加到預(yù) 充電電平（Vpre-charge)，并且使用電容性耦合將該抑制的NAND串的溝道的電壓從預(yù)充電 電平增加到編程抑制電平（Vch2);以及在該抑制的NAND串的溝道的電壓處于編程抑制電 平時(shí)，將選擇的字線的電壓（WL_sel)增加到編程電平（Vpgm)并且將選擇的字線的電壓保 持處于編程電平。
[0121] 通過將未選擇的字線上的電壓（WL_unsel)從初始電平（0V)增加到通過電壓電平 (Vpass)來實(shí)現(xiàn)電容性耦合，其中，該通過電壓電平小于編程電平。
[0122] 在另一實(shí)施例中，一種3D堆疊式非易失性存儲器設(shè)備包括：未抑制的NAND串，其 被選擇用于編程，并且包括溝道、被選擇用于編程的選擇的非易失性存儲元件、未被選擇用 于編程的多個(gè)未選擇的非易失性存儲元件、包括漏極和控制柵極的漏極側(cè)選擇門以及源極 側(cè)選擇門；第一位線，連接至未抑制的NAND串的漏極側(cè)選擇門的漏極；抑制的NAND串，包 括溝道、經(jīng)由選擇的字線連接至選擇的非易失性存儲元件的非易失性存儲元件、經(jīng)由未選 擇的字線連接至多個(gè)未選擇的非易失性存儲元件的多個(gè)其他未選擇的非易失性存儲元件、 包括漏極和控制柵極的漏極側(cè)選擇門以及源極側(cè)選擇門；第二位線，連接至抑制的NAND串 的漏極側(cè)選擇門的漏極；導(dǎo)電路徑，將抑制的NAND串的漏極側(cè)選擇門的控制柵極連接至未 抑制的NAND串的漏極側(cè)選擇門的控制柵極；以及控制電路，該控制電路：在編程-驗(yàn)證迭 代的編程部分中，驅(qū)動未抑制的NAND串的溝道的電壓并且使該抑制的NAND串的溝道的電 壓浮動；在浮動期間，使用來自抑制的NAND串的漏極側(cè)選擇門的柵極感應(yīng)漏極泄漏來將該 抑制的NAND串的溝道的電壓增加到預(yù)充電電平，并且使用電容性耦合將抑制的NAND串的 溝道的電壓從預(yù)充電電平增加到編程抑制電平；以及在抑制的NAND串的溝道的電壓處于 編程抑制電平時(shí)，將選擇的字線的電壓增加到編程電平（20V)并且將選擇的字線的電壓保 持處于編程電平以對選擇的非易失性存儲元件進(jìn)行編程。
[0123] 在另一實(shí)施例中，一種用于在3D堆疊式非易失性存儲器設(shè)備中實(shí)現(xiàn)的方法包括： 使用來自抑制的NAND串（NS0A)的漏極側(cè)選擇門（SGD0A)的柵極感應(yīng)漏極泄漏來將該抑 制的NAND串（NS0A)的溝道（CHd，CHi，CHs)的電壓（Vch_inhibited)預(yù)充電至預(yù)充電電 平（Vpre-charge)，該抑制的NAND串包括經(jīng)由選擇的字線（830)連接至未抑制的NAND串 (NS0)的選擇的非易失性存儲元件（M13)的非易失性存儲元件（M13A)以及經(jīng)由對應(yīng)的多 條未選擇的字線（822,824,826,828,836,834,832)連接至未抑制的NAND串的多個(gè)未選擇 的非易失性存儲元件（M03，M02，M01，M00，M10，M11，M