在步驟769中確定未被成功地編程的位的數(shù)量是否等于或小于預(yù)定數(shù)量。如果未被成功地編程的位的數(shù)量等于或小于預(yù)定數(shù)量，則在步驟771中將編程處理標(biāo)記為通過并且報(bào)告通過狀態(tài)。在讀取處理期間可以使用糾錯(cuò)來糾正未被成功地編程的位。然而，如果未被成功地編程的位的數(shù)量大于預(yù)定數(shù)量，則在步驟770中將編程處理標(biāo)記為失敗并且報(bào)告失敗狀態(tài)。如果編程計(jì)數(shù)器PC小于20，則在步驟772中使Vpgm電平以一定步長增大并且增大編程計(jì)數(shù)器PC。在步驟772之后，處理循環(huán)回至步驟760以施加下一 Vpgm脈沖。
[0087]圖7的流程圖描繪了可以應(yīng)用于二進(jìn)制存儲的一遍(single-pass)編程方法。在可以應(yīng)用于多級存儲的兩遍(two-pass)編程方法中，例如，可以在流程圖的單個(gè)迭代中使用多個(gè)編程或驗(yàn)證步驟?？梢葬槍幊滩僮鞯拿勘檫M(jìn)行步驟758至772。在第一遍中，可以施加一個(gè)或更多個(gè)編程脈沖并且對其結(jié)果進(jìn)行驗(yàn)證以確定單元是否處于適當(dāng)中間狀態(tài)。在第二遍中，可以施加一個(gè)或更多個(gè)編程脈沖并且對其結(jié)果進(jìn)行驗(yàn)證以確定該單元是否處于適當(dāng)最終狀態(tài)。
[0088]在成功的編程處理結(jié)束時(shí)，存儲器單元的閾值電壓應(yīng)該在針對經(jīng)編程的存儲器單元的閾值電壓的一個(gè)或更多個(gè)分布內(nèi)或者在針對經(jīng)擦除的存儲器單元的閾值電壓的分布內(nèi)。圖8A示出了當(dāng)每個(gè)存儲器單元以四種物理狀態(tài)存儲兩位數(shù)據(jù)時(shí)存儲器單元陣列的示例性閾值電壓分布。分布800表不處于擦除狀態(tài)的單元的閾值電壓的分布(存儲著“11”)，該閾值電壓分布可以具有負(fù)的閾值電壓電平。分布802表不處于第一編程狀態(tài)(“A”)的單元的閾值電壓的分布，存儲著“10”。分布804表示處于第二編程狀態(tài)(“B”)的單元的閾值電壓的分布，存儲著“00”。分布806表不處于第三編程狀態(tài)(“C”)的單元的閾值電壓的分布，存儲著“01”。
[0089]當(dāng)對存儲器單元進(jìn)行編程時(shí)，可以針對A狀態(tài)使用驗(yàn)證參考電平Vva、針對B狀態(tài)使用驗(yàn)證參考電平Vvb以及針對C狀態(tài)使用驗(yàn)證參考電平Vvc來對存儲器單元進(jìn)行驗(yàn)證。當(dāng)對存儲器單元進(jìn)行讀取時(shí)，可以使用讀取參考電平Vra來確定存儲器單元處于A狀態(tài)分布還是更高分布。類似地，Vrb和Vrc是分別針對B狀態(tài)和C狀態(tài)的讀取參考電平。
[0090]注意，當(dāng)最初對存儲器單元進(jìn)行擦除時(shí)，可以使用擦除驗(yàn)證電平Vev來對其進(jìn)行擦除，從而導(dǎo)致初始擦除分布801。之后的其他狀態(tài)的編程會使擦除分布的上尾向右移位。最終擦除分布800中的一些擦除分布可以高于A狀態(tài)讀取電平(可以是比A狀態(tài)讀取電平更高的Vth)。
[0091]當(dāng)然，如果用多于四種物理狀態(tài)來操作存儲器，則在存儲器單元的限定的電壓閾值窗口內(nèi)存在與狀態(tài)的數(shù)量相等的多個(gè)閾值電壓分布。此外，盡管給每個(gè)分布或物理狀態(tài)分配了特定位模式，但是可以分配不同位模式。
[0092]在一種實(shí)施方式中通過在源極線和位線浮置時(shí)將P阱升高至擦除電壓(例如，20V)并且將選中的塊的字線接地或者對其施加O伏來擦除存儲器單元。由于電容耦合，從而導(dǎo)致未選中的字線(例如，在未選中的、將不被擦除的塊中的字線)、位線、選擇線和公共源極線也被升高至較高正電勢(例如，20V)。從而向選中的塊中的存儲器單元的隧道氧化物層施加強(qiáng)電場，并且當(dāng)浮柵的電子被發(fā)射到襯底時(shí)選中的存儲器單元的數(shù)據(jù)被擦除。擦除指的是通過使電子從存儲器單元的電荷存儲區(qū)(例如，浮柵或電荷捕獲層)迀移出來而降低存儲器單元的閾值電壓。對于具有浮柵的器件，當(dāng)足夠多的電子從浮柵迀移至P阱區(qū)時(shí)，選中的單元的閾值電壓變成負(fù)的。當(dāng)閾值電壓達(dá)到預(yù)定足夠低的值時(shí)，存儲器單元可以認(rèn)為被擦除并且擦除處理可以視為完成或成功。從而，擦除存儲器單元指的是降低存儲器單元的閾值電壓并且不暗示對其完成擦除或成功擦除。可以對整個(gè)存儲器陣列、陣列的一個(gè)或更多個(gè)塊或單元的其他單位進(jìn)行擦除。擦除電壓信號Verase通常作為一系列擦除電壓脈沖而被施加，其中，在每個(gè)脈沖之間進(jìn)行擦除驗(yàn)證操作。如果在施加擦除電壓脈沖之后正被擦除的單元的單位未被驗(yàn)證為被擦除，則可以對P阱區(qū)施加另一擦除電壓脈沖。在一些實(shí)施方式中，擦除電壓的峰值針對每個(gè)隨后的脈沖(例如從16V至20V以IV的增量)增大。
[0093]圖8B描繪了示例擦除操作。各步驟包括:初始化Verase，870 ;施加擦除脈沖，872 ；進(jìn)行擦除驗(yàn)證測試，874 ;擦除驗(yàn)證測試通過？，876 ；Verase ^ Verase_max ? ,878 ;階躍式升高VeraSe，880 ;擦除操作成功結(jié)束，882 ;以及擦除操作失敗，884。在一種方法中，Verase是下述電壓的電平，所述電壓被施加至塊的襯底以將電子從存儲元件的浮柵提取出，以由此降低存儲元件的Vth。進(jìn)行擦除驗(yàn)證測試可以包括同時(shí)對塊中的多條字線施加電壓Vev。可以針對與所有位線(例如在圖16A中)、偶數(shù)編號的位線(例如在圖16B中)或者奇數(shù)編號的位線(例如在圖16C中)相關(guān)聯(lián)的存儲元件同時(shí)進(jìn)行擦除驗(yàn)證測試。
[0094]在判定步驟876中，如果所感測的存儲元件達(dá)到擦除狀態(tài)(例如，其Vth低于Vev，以使得所感測的存儲元件及其相應(yīng)的NAND串處于導(dǎo)通狀態(tài))，則擦除驗(yàn)證測試通過。
[0095]如果判定步驟876為真，則擦除操作成功地結(jié)束(步驟882)。如果判定步驟876為假，則在Verase尚未達(dá)到最大電平Verase_max的情況下，將Verase階躍式升高(參見圖9A)并且施加附加擦除脈沖。如果判定步驟876為假并且Verase超出最大電平(例如，判定步驟878為假)，則在步驟884中擦除操作失敗。
[0096]在一種實(shí)施方式中，在2D NAND存儲器設(shè)備中，將P阱襯底偏壓成處于高壓以擦除存儲元件。注意，NAND串通常形成在襯底中，以使得通過對襯底施加擦除電壓同時(shí)例如將控制柵極接地可以擦除存儲器單元。相反，3D堆疊式非易失性存儲器設(shè)備(例如BiCS)中的NAND串通常并非形成在襯底中。
[0097]在3D堆疊式非易失性存儲器設(shè)備中進(jìn)行擦除的一種方法是生成柵極感應(yīng)漏極泄漏(GIDL)電流以對溝道進(jìn)行充電，將溝道電勢升高至擦除電壓并且在擦除期間保持該溝道電勢。在一種方法中，存儲器設(shè)備包括在一端具有漏極側(cè)選擇柵極(SGD)晶體管以及在另一端具有源極側(cè)選擇柵極(SGS)晶體管的NAND串。擦除可以是“單側(cè)擦除”或“雙側(cè)擦除”。當(dāng)單側(cè)擦除中對位線施加擦除電壓或者在雙側(cè)擦除中對位線和源極線施加擦除電壓時(shí)，選擇柵極晶體管生成足量的柵極感應(yīng)漏極泄漏(GIDL)電流以對NAND串的浮體(溝道)充電。GIDL與選擇柵極晶體管的漏極-柵極電壓(Vdg)成比例地增大。
[0098]圖8C是在3D NAND中進(jìn)行擦除操作的處理的一種實(shí)施方式的流程圖。通常，擦除操作可以包括多個(gè)擦除驗(yàn)證迭代，所述多個(gè)擦除驗(yàn)證迭代被進(jìn)行直到驗(yàn)證條件被滿足為止，這時(shí)擦除操作結(jié)束?？蛇x地，可以在驗(yàn)證通過后施加一個(gè)或更多個(gè)附加擦除電壓。在一種方法中，存儲器設(shè)備包括一端具有漏極側(cè)選擇柵極(SGD)晶體管以及另一端具有源極側(cè)選擇柵極(SGS)晶體管的NAND串(參見圖22)。擦除可以是“單側(cè)擦除”或“雙側(cè)擦除”。當(dāng)單側(cè)擦除中對位線施加擦除電壓或者在雙側(cè)擦除中對位線和源極線施加擦除電壓時(shí)，選擇柵極晶體管生成足量的柵極感應(yīng)漏極泄漏(GIDL)電流以對NAND串的浮體(溝道)充電。GIDL與選擇柵極晶體管的漏極-柵極電壓(Vdg)成比例地增大。
[0099]在步驟816中，針對選中的塊中的選中的NAND串上的存儲元件設(shè)定狀態(tài)=擦除。
[0100]在步驟818中，針對未選中的塊中的存儲元件設(shè)定狀態(tài)=禁止。
[0101]在步驟821中，將擦除電壓(Verase)初始化為起始值。
[0102]在步驟822中，通過以下方式來對3D NAND串的溝道進(jìn)行充電:對串施加擦除電壓、針對具有狀態(tài)=擦除的每個(gè)存儲元件設(shè)定控制柵極電壓以激勵(lì)擦除以及針對具有狀態(tài)=禁止的每個(gè)存儲元件浮置或設(shè)定控制柵極電壓以阻礙擦除。例如，處于相對高電平(例如，1V至15V)的控制柵極電壓通過跨隧穿層創(chuàng)建小電勢差來阻礙擦除。
[0103]處于例如OV或略微高于OV的控制柵極電壓通過在溝道與控制柵極之間跨隧穿層創(chuàng)建大電勢差來激勵(lì)擦除，這激勵(lì)進(jìn)一步隧穿。
[0104]在步驟823中，針對(選中的NAND串的)選中的塊中的存儲元件進(jìn)行擦除驗(yàn)證測試?？梢葬槍Υ系牟煌鎯υ瑫r(shí)地進(jìn)行擦除驗(yàn)證測試。例如，這可以包括對選中的塊中的每個(gè)存儲元件的控制柵極施加公共擦除驗(yàn)證控制柵極電壓(Vv_erase)同時(shí)檢測通過串的電流。
[0105]如果串的電流高于參考電流，指示串導(dǎo)通，則擦除驗(yàn)證測試通過。
[0106]在步驟824中，如果選中的NAND串通過擦除驗(yàn)證測試則設(shè)定狀態(tài)=禁止。如果選中的NAND串未通過擦除驗(yàn)證測試則繼續(xù)擦除狀態(tài)=擦除。
[0107]在判定步驟826中，確定Verase是否處于Verase_max。如果答案為“是”，則在步驟827中成功地結(jié)束擦除操作。如果答案為“否”，則在步驟828中將Verase階躍式升高并且在步驟822中進(jìn)行另一迭代。
[0108]圖9A描繪了每個(gè)擦除脈沖之后是驗(yàn)證脈沖的示例擦除操作。在一種實(shí)施方式中，對驗(yàn)證脈沖的幅度進(jìn)行調(diào)節(jié)從而以不同深度動態(tài)地擦除?？梢酝ㄟ^對上面形成有塊的襯底施加一個(gè)或更多個(gè)擦除脈沖(例如EPO至EP3 (波形900))來對存儲元件的塊進(jìn)行擦除操作。在第一擦除脈沖EPO之后，可以將每個(gè)擦除脈沖的峰值幅度從先前擦除脈沖以步長A V階躍式升高。在一種方法中，在每個(gè)擦除脈沖施加至襯底之后，如波形910所表示的那樣來進(jìn)行驗(yàn)證操作。波形910示出了施加至被擦除的存儲元件的一條或更多條字線的幅度為Vev的驗(yàn)證脈沖或電壓VPO至VP3。VPO至VP3是分別與以下EPO至EP3相關(guān)聯(lián)的驗(yàn)證脈沖。在該示例中，假定在VP3之后擦除操作成功地結(jié)束。從而，與VPO至VP2相關(guān)聯(lián)的擦除驗(yàn)證測試失敗，而與VP3相關(guān)聯(lián)的擦除驗(yàn)證測試通過。
[0109]圖9B描繪了額外擦除脈沖(XEP)之后沒有驗(yàn)證脈沖的示例擦除操作。在一種實(shí)施方式中，對最后一個(gè)驗(yàn)證之后的“額外脈沖”的數(shù)量進(jìn)行調(diào)節(jié)從而以不同深度動態(tài)地擦除?？梢酝ㄟ^對在上面形成有塊的襯底施加擦除脈沖EPO至EP3及XEP (波形920)來對存儲元件的塊進(jìn)行擦除操作。對于EPl至EP3，可以將每個(gè)擦除脈沖的峰值幅度從先前擦除脈沖以步長AV(AVerase)階躍式升高。在該示例中，假定與VPO至VP2相關(guān)聯(lián)的擦除驗(yàn)證測試失敗，而與VP3相關(guān)聯(lián)的擦除驗(yàn)證測試通過。并非如圖9A中那樣這時(shí)結(jié)束擦除操作，而是對襯底施加一個(gè)或更多個(gè)額外或附加擦除脈沖(XEP)，其中，所述一個(gè)或更多個(gè)額外或附加擦除脈沖之后沒有相關(guān)聯(lián)的驗(yàn)證脈沖。所述一個(gè)或更多個(gè)額外擦除脈沖XEP的峰值幅度可以從先前擦除脈沖EP3以步長AVx階躍式升高，其中，AVx與AV相同或不同。在一種方法中，AVx>AV。波形930示出了施加至被擦除的存儲元件的一條或更多條字線的幅度為Vev的驗(yàn)證脈沖或電壓VPO至VP3。VPO至VP3是分別與以下EPO至EP3相關(guān)聯(lián)的驗(yàn)證脈沖。該方法具有以下優(yōu)勢:在不改變擦除驗(yàn)證測試的情況下，將存儲元件被擦除至足夠的深度。
[0110]注意，可以對圖9A和圖9B的處理進(jìn)行修改以用于3D NAND中。如以上所注意到的那樣，不同之處在于3D NAND可以創(chuàng)建GIDL來擦除，而非對襯底施加脈沖。
[0111]動態(tài)擦除深度
[0112]本文中描述了用于提高非易失性存儲器設(shè)備(例如NAND存儲器設(shè)備)的耐久性的技術(shù)。存儲器設(shè)備可以包括2D架構(gòu)或3D架構(gòu)。3D架構(gòu)的一個(gè)示例是BiCS架構(gòu)。3D架構(gòu)可以包括3D豎直NAND串。3D豎直NAND串中的存儲器單元可以包括用于存儲信息的ONO層。信息可以被存儲在電荷捕獲層，例如但不限于SiN。注意，ONO層可以用于針對2D NAND和3D NAND以及其他架構(gòu)存儲信息。從而，浮柵可以用于存儲信息，但并非必需。
[0113]存儲器單元可以具有一個(gè)或更多個(gè)絕緣層或介電層。這些絕緣區(qū)或介電區(qū)可以包括氧化物(例如，氧化硅)，但并非如此有限。此外，在操作期間電子可以進(jìn)入或穿過絕緣區(qū)或介電區(qū)。例如，對于2D NAND來說，在浮柵與溝道之間可以存在有隧道氧化物。在浮柵與控制柵極之間還可以存在有柵極間電介質(zhì)(IH))。盡管可以使用其他電介質(zhì)，但有時(shí)IPD由氧化物-氮化物-氧化物(ONO)形成。對于耐久性退化的一個(gè)可能的原因是例如在隧道氧化物和/或IPD中的電荷捕獲。該電荷捕獲通常隨附加擦除/編程周期而建立。注意，3D NAND還可以具有靠近存儲元件的氧化物區(qū)。從而，在編程和擦除操作期間，電子可以進(jìn)入或穿過3D NAND中的氧化物區(qū)。
[0114]對于一些存儲器單元，擦除狀態(tài)的閾值電壓與最高編程狀態(tài)的閾值電壓之間的擺動越大導(dǎo)致耐久性越差。因此，從耐久性觀點(diǎn)出發(fā)，對于至少一些設(shè)備來說，擦除越淺(Vth越高的擦除)導(dǎo)致耐久性越佳。
[0115]然而，擦除越淺會導(dǎo)致越多擦除狀態(tài)單元被不充分擦除，這通常表現(xiàn)為E至A失敗(或總的來說表現(xiàn)為E至X失敗，其中X可以是A或B或C)。圖10是示出了 E至A失敗相對擦除驗(yàn)證電平的曲線圖。E至A失敗指代下述存儲器單元，在對其他存儲器單元進(jìn)行編程之后所述存儲器單元意欲保持被擦除但是其Vth高于A讀取參考電平(例如，圖8A中的Vra)。越高的擦除驗(yàn)證電平對應(yīng)于越淺的擦除。曲線1002示出了擦除越淺導(dǎo)致越多E至A失敗。對于擦除越淺導(dǎo)致越多E至A失敗的原因可能是由于單元干擾效應(yīng)，單元干擾效應(yīng)增大了擦除狀態(tài)的視在Vth。對于一些設(shè)備，單元干擾效應(yīng)有時(shí)可以稱為浮柵至浮柵耦合效應(yīng)。
[0116]出于論述的目的，將標(biāo)記為“最優(yōu)擦除深度”的線右側(cè)的區(qū)域中的E至A失敗稱為電荷效應(yīng)限制，也可以稱為“單元干擾效應(yīng)”。
[0117]當(dāng)擦除充分足夠深時(shí)，E至A失敗會相當(dāng)獨(dú)立于擦除深度。在這種制度下，E至A失敗會被編程干擾限制，編程干擾獨(dú)立于擦除狀態(tài)的初始狀態(tài)。出于論述的目的，將標(biāo)記為“最優(yōu)擦除深度”的線左側(cè)的區(qū)域中的E至A失敗稱為編程干擾限制。
[0118]鑒于前述內(nèi)容，最優(yōu)擦除深度可以視為將E至A失敗減小到最小水平或者至少接近最小水平的深度。就是說，在比最優(yōu)擦除深度更深地進(jìn)行擦除時(shí)，E至A失敗的數(shù)量不會下降(或者至少不會明顯下降)。當(dāng)然，不要求根據(jù)本文中的實(shí)施方式的擦除處于實(shí)現(xiàn)最低可能E至A失敗的擦除深度。
[0119]前述內(nèi)容說明對為何會存在最優(yōu)擦除驗(yàn)證電平(或擦除深度)的一種可能的解釋，最優(yōu)擦除驗(yàn)證電平(或擦除深度)大致在上文提及的兩個(gè)區(qū)域之間。然而，對最優(yōu)擦除深度可以有其他解釋。
[0120]然而，隨著存儲器設(shè)備被循環(huán)(例如，ff/Ε周期)，理想擦除深度會轉(zhuǎn)換成更高水平。該轉(zhuǎn)換的一種可能原因是編程干擾隨循環(huán)增大。編程干擾增大的可能起因可能是升壓電勢的有效性降低。升壓電勢指在編程期間施加至未選中的字線以增大未選中的NAND串的溝道電勢的電壓。編程干擾增大會將編程干擾狀態(tài)轉(zhuǎn)換成更高擦除驗(yàn)證電平。
[0121]理想擦除深度轉(zhuǎn)換的第二可能原因在于Icell會隨循環(huán)增加而下降，這會使得更難以通過擦除驗(yàn)證。此處，“Icell”指代存儲器單元響應(yīng)于施加至控制柵極的參考電壓而傳導(dǎo)的電流。對于Icell下降，表示相同參考電壓導(dǎo)致更低存儲器單元電流。Icell隨循環(huán)下降表示使用相同擦除驗(yàn)證設(shè)定會導(dǎo)致擦除深度隨著更多周期實(shí)際上變得更深。這又會使理想擦除驗(yàn)證設(shè)定隨設(shè)備被循環(huán)而轉(zhuǎn)換至更高Vt電平。
[0122]在圖1lA和圖1lB中總結(jié)了前述內(nèi)容。圖1lA示出了對于若干不同W/E周期的E至A失敗對比擦除深度。曲線1112針對最小數(shù)量的W/E周期。曲線1102針對最大數(shù)量的W/E周期。在其處每條曲線變平的點(diǎn)對應(yīng)于E至A失敗被最小化(或接近最小化)的點(diǎn)。曲線1102至1112示出了當(dāng)該示例設(shè)備循環(huán)越多時(shí)越淺的擦除會滿足。
[0123]圖1lB示出了根據(jù)圖1lB的曲線的歸一化版本。從而，圖1lB是對于若干不同擦除/編程周期的E至A失敗對比擦除深度的歸一化版本。曲線1152針對最小數(shù)量的W/E周期。曲線1162針對最大數(shù)量的W/E周期。箭頭示出了 W/E增加的方向。這些曲線1152至116