將關于擦除分布的上尾的信息存儲在控制器550中。在一種實施方式中，控制器550不在存儲器芯片598上。然而，控制器可以在芯片上。在步驟1554中，從控制器550來訪問關于擦除分布的上尾的信息。此外，可以基于該信息來確定擦除深度。在步驟1552與步驟1554之間描繪了虛線以指示在這些步驟之間可能經(jīng)過大量時間。在步驟1514中，在對該單位進行擦除時使用所訪問的信息。
[0161]用于調(diào)節(jié)感測以實現(xiàn)擦除驗證電平的技術
[0162]用于動態(tài)地調(diào)節(jié)擦除深度的一種技術是選擇擦除驗證電平。多種技術可以用于實現(xiàn)使用目標擦除驗證電平的驗證。以下部分描述用于在擦除驗證操作期間修正如何進行感測來實現(xiàn)目標擦除驗證電平的多種技術。
[0163]圖16A描繪了在擦除操作的示例所有位線感測處理期間NAND串中的電流流動。BLKa包括連接至位線BLO的示例NAND串NSO及相關聯(lián)的感測放大器SA0、連接至位線BLl的示例NAND串NSl及相關聯(lián)的感測放大器SAl、以及連接至位線BL2的示例NAND串NS2及相關聯(lián)的感測放大器SA2。S⑶線連接至S⑶晶體管1600 (具有示例控制柵極CGsgd)、1610及1620的控制柵極。WL63連接至存儲元件1601 (具有示例控制柵極CG63)、1611及1621的控制柵極。WL32連接至存儲元件1602 (具有示例控制柵極CG32)、1612及1622的控制柵極。WL31連接至存儲元件1603 (具有示例控制柵極CG31)、1613及1623的控制柵極。WL30連接至存儲元件1604 (具有示例控制柵極CG30)、1614及1624的控制柵極。WL29連接至存儲元件1605 (具有示例控制柵極CG29)、1615及1625的控制柵極。WL28連接至存儲元件1606 (具有示例控制柵極CG28)、1616及1626的控制柵極。WLO連接至存儲元件1607 (具有示例控制柵極CG0)、1617及1627的控制柵極。SGS線連接至SGS晶體管1608 (具有示例控制柵極CGsgs)、1618及1628的控制柵極。NSO至NS2的源極端SEO至SE2分別連接至公共源極線SL。
[0164]可以使用感測以確定是否對塊完成擦除操作。
[0165]在稱為非所有位線感測的示例感測處理中，通過與塊中的每個NAND串相關聯(lián)的感測放大器在每個NAND串中同時地感測電流。例如，如分別通過感測放大器SAO、SAl及SA2感測到的那樣，NSO、NSl及NS2中的電流分別是i_NS0、i_NSl及i_NS2。此外，在第一種方法中，同時地對所有字線的存儲元件進行驗證。例如，為了確定是否對塊完成擦除操作，WLO至WL63可以接收Vev例如0V。在第二種方法中，同時地對偶數(shù)編號的字線的存儲元件進行驗證，在此之后，同時地對奇數(shù)編號的字線的存儲元件進行驗證。在對偶數(shù)編號的字線的存儲元件進行驗證時，WL0、WL2、-,WL62可以接收Vev或Vv_dem，而WL1、WL3、…、WL63可以接收Vread。在第三種方法中，同時地對奇數(shù)編號的字線的存儲元件進行驗證，在此之后，同時地對偶數(shù)編號的字線的存儲元件進行驗證。從而，無論使用所有位線感測還是偶數(shù)/奇數(shù)(源極跟隨器)感測，另一選擇是一起驗證偶數(shù)編號的字線和奇數(shù)編號的字線(稱為所有字線擦除驗證)或者分開地驗證偶數(shù)編號的字線和奇數(shù)編號的字線(稱為交替字線擦除驗證)ο分開地驗證偶數(shù)編號的字線和奇數(shù)編號的字線可以提高寫入擦除耐久性。
[0166]可以將Vsl設定為低于Vbl的電平以使得電流從NAND串的漏極端流動至源極端。在一個示例中，Vsl = 1.2V以及位線保持處于Vbl = 1.8V。每個NAND串中的電流流經(jīng)相關聯(lián)的位線并且在相關聯(lián)的感測放大器處被感測到。如果所感測到的電流超過閾值電平或跳閘電平(Itrip)，則判斷NAND串處于導通狀態(tài)。如果所感測到的電流未超過跳閘電平，則判斷NAND串處于非導通狀態(tài)。通過感測時間(tsense)來確定Itrip的值，感測時間可以基于存儲器設備中的ROM引信參數(shù)而被設定。在一種方法中，Isense與tsense成反比。
[0167]當所有NAND串或幾乎所有NAND串(除可以被忽略的少量NAND串以外)被判斷處于導通狀態(tài)時判斷通過擦除驗證測試?？梢酝ㄟ^設定Vsl來控制擦除深度。Vsl越高導致擦除深度越深，這是因為Vsl越高導致擦除驗證測試越嚴格(越難以通過，需要越多擦除循環(huán))。注意，修正Vsl有效地修正擦除驗證電平。例如，這有效地修正圖8A中的Vev。
[0168]S⑶線和SGS線分別接收電壓Vsgd和Vsgs，這使得這些晶體管處于導通狀態(tài)。
[0169]盡管對于非所有位線感測方案和源極跟隨器感測方案可以以不同方式進行感測，但是對于兩種方案，通過流經(jīng)NAND串的電流的量來確定對NAND串處于導通狀態(tài)還是處于非導通狀態(tài)的判斷。NAND串的電流與NAND串的阻抗成反比。在每個擦除脈沖處，增大Verase以更深地擦除存儲元件，降低了存儲元件的Vth并且因此減小了 NAND串的阻抗。在特定擦除脈沖之后，當NAND串的阻抗達到足夠低的值時，判斷NAND串為導通，并且通過擦除驗證測試。
[0170]圖16B描繪了在與擦除操作有關的對偶數(shù)編號的位線的感測處理期間NAND串中的電流流動。另一類型的感測是源極跟隨器感測，其中，將SL充電高達Vdd (例如，2.5V)，以及初始地將待被感測的位線(在該示例中偶數(shù)編號的位線)接地。將SGD晶體管偏壓足夠高以使其導通，使得NAND串單元電流可以流經(jīng)SGD晶體管。在該技術中，可以分開地對偶數(shù)編號的位線和奇數(shù)編號的位線進行驗證以避免源自相鄰位線耦合的影響。當對偶數(shù)編號的位線進行驗證時，將奇數(shù)編號的位線保持處于Vdd，以避免不想要的電流流經(jīng)奇數(shù)編號的位線。類似地，當對奇數(shù)編號的位線進行驗證時，將偶數(shù)編號的位線保持處于Vdd。如對NSO和NS2分別通過電流i_NS0和i_NS2指示的那樣，NAND串的電流從NAND串的源極側流動至漏極側。在感測期間，因為從NAND串的源極側流動至漏極側的電流，待被感測的位線被處于浮置并且被充電。在等待特定時間之后，由感測放大器來判斷位線被充電至其的最終Vbl電平。如果Vbl>Vtrip則判斷NAND串處于導通狀態(tài)，其中，Vtrip可以基于存儲器設備中的ROM引信參數(shù)而被設定。
[0171]當所有或幾乎所有NAND串(除可以被忽略的少量NAND串以外)被判斷處于導通狀態(tài)時判斷通過擦除驗證測試。可以通過設定Vtrip來控制擦除深度。跳閘電壓越高導致擦除深度越深，這是因為跳閘電壓越高使得擦除驗證測試越嚴格并且難以通過。更多細節(jié)參見圖19A和圖19B。此外，可以通過設定Vdd來控制擦除深度。Vdd越低導致擦除深度越深，這是因為Vdd越低使得擦除驗證測試越嚴格。
[0172]圖16C描繪了在與擦除操作有關的對奇數(shù)編號的位線的感測處理期間NAND串中的電流流動，在一種方法中在對偶數(shù)編號的位線的感測處理之后進行對奇數(shù)編號的位線的感測處理。當對奇數(shù)編號的位線進行驗證時，將偶數(shù)編號的位線保持處于Vdd。如對NSl通過電流i_NSl指示的那樣，NAND串的電流從NAND串的源極側流動至漏極側。
[0173]圖17描繪了包括圖3的感測放大器SAO和NAND串NSO的示例感測電路。NSO被制造在襯底上并且包括襯底中的溝道區(qū)1714。SAO包括感測模塊1700、感測線1702以及連接至BLO的晶體管1704。位線上的電壓可以固定或者被使用晶體管1704箝位成理想電平。SL驅(qū)動器1718提供SL上的電壓Vsl。在結合圖16A描述的所有位線感測中，SL驅(qū)動器用于設定Vsl以及晶體管1704用于設定Vbl。晶體管1704可以稱為位線箝位(BLC)晶體管。取決于NSO中的存儲元件的導通狀態(tài)，電流可以在溝道1714中從BL流經(jīng)感測線流動至SL。感測模塊可以以不同方式確定感測線1702上的電流量(或者至少確定電流量低于還是高于特定電流跳閘電平即Itrip)。在一種可能的方法中，感測模塊具有被充電的電容器。在to處，使得電容器能夠?qū)⒏袦y線充電至指定電平。然后在感測時間處確定電壓電平高于還是低于跳閘電壓。在感測時間處根據(jù)電壓電平分別低于還是高于跳閘電壓來確定電流高于還是低于跳閘電流。從而感測模塊通過對感測線預充電并且隨后確定束縛至電流電平的壓降來確定電流。可以通過針對該壓降調(diào)節(jié)預充電電平或跳閘電平來調(diào)節(jié)感測參數(shù)。
[0174]圖18A描繪了在針對圖16A的感測方案感測電流時的曲線，其中，電流感測時間是可調(diào)節(jié)參數(shù)。在感測期間位線電壓可以保持恒定。從而，在感測期間固定電流可以流經(jīng)NAND串。在一種實施方式中，NAND串的電流在一定時間段內(nèi)持續(xù)對感測放大器中的感測節(jié)點放電，所述時間段稱為“感測時間”。對感測節(jié)點上的電壓是否在感測時間內(nèi)放電至特定電平進行確定。感測節(jié)點可以具有已知電容(C)，使得可以通過I=C dv/dt來確定NAND串的電流。在該等式中，I是NAND串的電流，dV是感測節(jié)點上的壓降，以及dt是感測時間。從而，可以或者通過增大dV或者通過減小感測時間(dt)來測試到較大的NAND串的電流。
[0175]圖18A描繪了感測節(jié)點處的電壓相對感測時間。線1800表示NAND串處于導通狀態(tài)并且相對較大電流流動的情況。從而，感測節(jié)點處的電壓放電較大量。線1806表示NAND串處于非導通狀態(tài)并且相對較小電流流動的情況。每種情況以感測節(jié)點上的V_cap開始。感測節(jié)點上的電壓需要下降至dV_trip以達到分界點。在上述等式中所述兩個電壓之間的差為dV。如果到感測時間時電壓達到或下降超過該分界點，則NAND串的電流至少為“1_sense，，。
[0176]在感測時間tsenseO或tsensel處，線1800具有分別位于點1802(高于跳閘點dV_trip)或位于點1804(低于dV_trip)的值。較短的感測時間(tsenseO)表示需要較多電流流動以達到dV_trip (例如，I_sense = dV/tsense)，而較長的感測時間(tsensel)表示需要較少電流流動以達到dV_trip。從而，感測時間越長使得擦除驗證越容易通過，導致擦除深度越淺。
[0177]圖18B描繪了針對圖16A的感測方案所感測到的電流，其中，跳閘電平是可調(diào)節(jié)參數(shù)。線1800重復。在感測時間tsense處，線1800具有位于點1808處的值，該值高于dV_tripO而低于dV_tripl。從而，相對較低的dV_trip (dV_tripO)導致確定NAND串處于非導通狀態(tài)，而相對較高的dV_trip (dV_tripl)導致確定NAND串處于導通狀態(tài)。從而，較高的dV_trip (dV_tripl)使得擦除驗證更容易通過，導致擦除深度更淺。
[0178]圖19A描繪了針對圖16B和圖16C的感測方案所感測到的電流，其中，電壓感測時間是可調(diào)節(jié)參數(shù)。在對偶數(shù)編號的位線或奇數(shù)編號的位線進行感測期間，在t0處將Vsl升高之后感測到Vbl。線1900表示NAND串處于導通狀態(tài)并且感測到相對較大電壓(Vbl)的情況。線1906表示NAND串處于非導通狀態(tài)并且感測到相對較小Vbl的情況。在感測時間tsenseO或tsensel處，線1900具有分別位于點1902的值(低于跳閘電壓Vtrip)或位于點1904的值(高于Vtrip)。從而，因為Vsense〈Vtrip所以相對較短的感測時間(tsenseO)導致確定NAND串處于非導通狀態(tài)，而因為VsenseXVtrip所以相對較長的感測時間(tsensel)導致確定NAND串處于導通狀態(tài)。從而，tsense越長使得擦除驗證越容易通過，導致擦除深度越淺。
[0179]圖19B描繪了針對圖16B和圖16C的感測方案所感測到的電流，其中，電壓跳閘電平是可調(diào)節(jié)參數(shù)。線1900和線1906重復。在感測時間tsense處，線1900具有位于點1908處的值，該值高于VtripO而低于Vtripl。從而，相對較高的Vtrip(Vtripl)導致確定NAND串處于非導通狀態(tài)，而相對較低的Vtrip (VtripO)導致確定NAND串處于導通狀態(tài)。從而，Vtrip越低使得擦除驗證越容易通過，導致擦除深度越淺。
[0180]圖19C描繪了針對圖16B和圖16C的感測方案所感測到的電流，其中，Vsl的電平是可調(diào)節(jié)參數(shù)。線1900和線1906重復。線1900表示Vsl = VslO的情況，線1910表示Vsl = VsIDVs1的情況。在感測時間tsense處，線1900具有位于點1914處的值，該值低于Vtrip，線1910具有在點1912處的值，該值高于Vtrip。從而，相對較低的Vsl (VslO)導致確定NAND串處于非導通狀態(tài)，而相對較高的Vsl (Vsll)導致確定NAND串處于導通狀態(tài)。從而，Vsl越高使得擦除驗證越容易通過，導致擦除深度越淺。
[0181]圖20描繪了用于基于擦除驗證電平來調(diào)節(jié)感測參數(shù)的示例處理。如所公開的那樣，調(diào)節(jié)擦除驗證電平是動態(tài)地調(diào)節(jié)擦除深度的一種方式。步驟2006包括基于擦除驗證電平來調(diào)節(jié)感測。相對越嚴格的感測導致被擦除的存儲元件中相對越深的擦除深度例如越低的VTH，擦除驗證感測以該擦除深度成功地通過?？梢酝ㄟ^其他步驟中的一個或更多個步驟來實現(xiàn)步驟2006。例如，這些步驟包括:對圖18A至18B中稱為dV_trip的跳閘電平進行調(diào)節(jié)(針對所有位線感測將跳閘電平調(diào)節(jié)為更低以使感測更嚴格)，2000 ;調(diào)節(jié)電壓跳閘電平(針對偶數(shù)/奇數(shù)位線感測將電壓跳閘電平調(diào)節(jié)為更高以使感測更嚴格)，2002 ;調(diào)節(jié)Vev (將Vev調(diào)節(jié)為更低以使感測更嚴格)，2004 ;調(diào)節(jié)Vread (將Vread調(diào)節(jié)為更低以使感測更嚴格)，2006 ;調(diào)節(jié)感測時間(將感測時間調(diào)節(jié)為更短以使感測更嚴格)，2008 ;調(diào)節(jié)Vbl (針對所有字線感測將Vbl調(diào)節(jié)為更低以使感測更嚴格)，2010 ;以及調(diào)節(jié)Vsl (針對分開的偶數(shù)/奇數(shù)位線感測將Vsl調(diào)節(jié)為更低以使感測更嚴格)，2012。
[0182]關于步驟2000，圖18B提供了不同電流電平dV_tripO和dV_tripl的示例。還可以使用附加跳閘電平。對于給定tsense，dV_trip越低時感測的擦除驗證測試越嚴格。注意，在上文提供的示例中，dV_trip越低指代感測節(jié)點上的壓降越大。
[0183]關于步驟2002，圖19B提供了不同電壓跳閘電平VtripO和Vtripl的示例。還可以使用附加電壓跳閘電平。對于給定tsense，Vtrip越高時感測的擦除驗證測試越嚴格。
[0184]關于步驟2004，圖8A提供了擦除驗證電壓Vev的示例。Vev越低時感測的擦除驗證測試越嚴格，這是因為存儲元件不需要被擦除更深以通過擦除驗證測試。
[0185]關于步驟2008，圖18A和圖19A提供了不同感測時間tsenseO和tsensel的示例。還可以使用附加感測時間。對于給定dV_trip(圖18A)或Vtrip(圖19A)，tsense越短時感測的擦除驗證測試越嚴格。
[0186]關于步驟2010，在圖18A至圖18C中，在Vsl固定時I與Vbl成比例地生成。所以，在Vsl固定時，Vbl越大時I越大。對于給定Itrip和tsense，Vbl越低時感測的擦除驗證測試越嚴格。
[0187]關于步驟2012，對于結合圖19A至圖19C論述的偶數(shù)/奇數(shù)位線感測，Vsense與Vsl成比例地生成，所以Vsl越大時Vsense越大。對于給定Vtrip和tsense，Vsl越低時感測的擦除驗證測試越嚴格。
[0188]基于編程因素的動態(tài)擦除深度
[0189]可以基于編程因素來確定擦除深度。在一種實施方式中，基于完成編程需要多少編程循環(huán)來確定擦除深度。對于一些設備，所需的編程循環(huán)的數(shù)量隨更多的W/E周期而減少。該技術不需要在編程之后確定擦除分布的上尾。然而，可以將基于編程因素確定擦除深度與這樣的技術進行組合以確定適當擦除深度。
[0190]圖21是基于編程循環(huán)來對若干組存儲器單元動態(tài)地調(diào)節(jié)擦除深度的處理2100的流程圖。該組可以是塊，但并非如此有限。存儲器單元可以具有浮柵。存儲器單元可以具有電荷存儲區(qū)例如