本發(fā)明涉及半導體技術領域，具體而言涉及一種半導體器件的制造方法。

背景技術：

在半導體制造工藝中，所形成的淺溝槽隔離(STI)結構的性能對于最后形成的半導體器件的性能和良率而言至關重要。

現(xiàn)有的淺溝槽隔離結構的制造方法包括以下幾個主要步驟：如圖1A-1B所示，首先，在半導體襯底100上形成緩沖層101和硬掩膜層(SiN)102，圖案化緩沖層和硬掩膜層，刻蝕半導體襯底形成淺溝槽隔離結構的開口，再沉積淺溝槽隔離材料103填充所述開口，并進行CMP停止于硬掩膜層102上，再去除硬掩膜層102，形成淺溝槽隔離結構103，該淺溝槽結構103高于半導體襯底100表面的高度稱為STI臺階高度，并對STI臺階高度進行檢測。

當CMOS器件的尺寸縮小到28nm節(jié)點及以下時，在淺溝槽隔離結構的制作工藝中，有源區(qū)硬掩膜層SiN移除后，淺溝槽隔離結構(STI)的臺階高度(step high)控制變的越來越困難。通常在臺式工具中使用H₃PO₄來去除硬掩膜層SiN，H₃PO₄接觸到STI時會引起淺溝槽隔離結構中填充的材料的損失，而H₃PO₄對氧化物的刻蝕速率不穩(wěn)定(0-1.7A/Min)，因此而使得STI的臺階高度波動很大，在之后的多晶硅CMP后使得多晶硅層的厚度不均勻，進而導致最終的良率損失。

因此，為解決現(xiàn)有技術中的上述技術問題，有必要提出一種新的半導體器件的制造方法。

技術實現(xiàn)要素：

在發(fā)明內容部分中引入了一系列簡化形式的概念，這將在具體實 施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了克服目前存在的問題，本發(fā)明提供一種半導體器件的制造方法，所述方法包括：

步驟S1：提供半導體襯底，在所述半導體襯底的表面上形成有定義有淺溝槽隔離結構的圖案的硬掩膜層；

步驟S2：在所述半導體襯底中形成淺溝槽隔離結構，其中，所述淺溝槽隔離結構的表面低于所述硬掩膜層的表面高于所述半導體襯底的表面；

步驟S3：在所述淺溝槽隔離結構的表面上沉積形成保護層；

步驟S4：去除所述硬掩膜層；

步驟S5：去除所述保護層。

進一步，在所述步驟S2中，形成所述淺溝槽隔離結構的步驟包括：

步驟S21：以圖案化的所述硬掩膜層為掩膜，刻蝕部分所述半導體襯底形成溝槽；

步驟S22：在所述硬掩膜層的開口中和所述溝槽中沉積形成淺溝槽隔離材料，并進行化學機械研磨，直到暴露所述硬掩膜層的表面，以形成所述淺溝槽隔離結構。

進一步，所述步驟S3包括：

在所述淺溝槽隔離結構的表面上以及所述硬掩膜層的表面上沉積形成所述保護層；

對所述保護層執(zhí)行化學機械研磨，直到暴露所述硬掩膜層的表面。

進一步，所述保護層的材料包括多晶硅。

進一步，所述多晶硅為熔爐沉積多晶硅。

進一步，在所述步驟S5中，采用TMAH溶液濕法刻蝕去除所述保護層。

進一步，所述硬掩膜層的材料包括氮化硅。

進一步，在所述步驟S4中，采用磷酸濕法刻蝕去除所述硬掩膜 層。

根據(jù)本發(fā)明的制造方法，在淺溝槽隔離結構上形成保護層，有效避免在硬掩膜層的濕法刻蝕去除過程中，對于淺溝槽隔離結構表面的刻蝕損傷，進而使得STI臺階高度波動很小，因此提高了器件的性能和良率。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1A-圖1B為現(xiàn)有的一種半導體器件的制造方法的相關步驟形成的結構的剖視圖；

圖2A-圖2E為本發(fā)明的一實施例中的一種半導體器件的制造方法的相關步驟形成的結構的剖視圖；

圖3為本發(fā)明的另一個實施例的一種半導體器件的制造方法的示意性流程圖。

具體實施方式

在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。

應當理解的是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。

應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當 明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應當被這些術語限制。這些術語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。

空間關系術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉90度或其它取向)并且在此使用的空間描述語相應地被解釋。

在此使用的術語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復數(shù)形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。

這里參考作為本發(fā)明的理想實施例(和中間結構)的示意圖的橫截面圖來描述發(fā)明的實施例。這樣，可以預期由于例如制造技術和/或容差導致的從所示形狀的變化。因此，本發(fā)明的實施例不應當局限于在此所示的區(qū)的特定形狀，而是包括由于例如制造導致的形狀偏差。例如，顯示為矩形的注入?yún)^(qū)在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元改變。同樣，通過注入形成的埋藏區(qū)可導致該埋藏區(qū)和注入進行時所經過的表面之間的區(qū)中的一些注入。因此，圖中顯示的區(qū)實質上是示意性的，它們的形狀并不意圖顯示器件的區(qū)的實際形狀且并不意圖限定本發(fā)明 的范圍。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出的技術方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。

實施例一

下面，參照圖2A至圖2E以及圖3來描述本發(fā)明實施例提出的半導體器件的制造方法一個示例性方法的詳細步驟。其中，2A至圖2E為本發(fā)明實施例的一種半導體器件的制造方法的相關步驟形成的結構的剖視圖；圖3為本發(fā)明實施例的一種半導體器件的制造方法的示意性流程圖。

作為示例，本實施例的半導體器件的制造方法，具體包括如下步驟：

首先，執(zhí)行步驟S301，提供半導體襯底，在所述半導體襯底的表面上形成有定義有淺溝槽隔離結構的圖案的硬掩膜層。

具體地，如圖2A所示，半導體襯底200的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實施例中，半導體襯底200的構成材料選用單晶硅。半導體襯底200中還形成有各種阱(well)結構，為了簡化，圖示中予以省略。

形成硬掩膜層202的方法可以采用本領域技術人員所熟習的任何現(xiàn)有技術，優(yōu)選化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(RTCVD)、等離子體增強化學氣相沉積(PECVD)。硬掩膜層202的材料可以為氮化硅或者氮氧化硅，本實施例中，優(yōu)選氮化硅。

在一個示例中，所述硬掩膜層202的圖案對應為預定形成的淺溝槽隔離結構圖案，其中，可先在所述半導體襯底200上形成硬掩膜層202，再在硬掩膜層202上形成圖案化的光刻膠層，該圖案化的光刻膠層定義淺溝槽隔離結構的尺寸，以圖案化的光刻膠層為掩膜刻蝕硬掩膜層202直至露出半導體襯底200，以形成定義有淺溝槽隔離結構 的圖案的硬掩膜層202，之后可采用灰化工藝去除所述光刻膠層。

需要說明的是，在形成硬掩膜層202之前，可以選擇性地先形成一層薄層氧化物201作為緩沖層，以釋放硬掩膜層202和半導體襯底200之間的應力。在本實施例中，襯墊氧化物層201的材料為二氧化硅，厚度可以為100-400埃。

接著，執(zhí)行步驟S302，在所述半導體襯底中形成淺溝槽隔離結構，其中，所述淺溝槽隔離結構的表面低于所述硬掩膜層的表面高于所述半導體襯底的表面。

繼續(xù)參考圖2A，在一個示例中，以圖案化的所述硬掩膜層202為掩膜，刻蝕部分所述半導體襯底200形成溝槽；在所述硬掩膜層的開口中和所述溝槽中沉積形成淺溝槽隔離材料，并進行化學機械研磨，直到暴露所述硬掩膜層202的表面，以形成所述淺溝槽隔離結構204。淺溝槽隔離材料可通過使用諸如氧化硅、氮化硅、或氮氧化硅的無機絕緣材料，本實施例中，淺溝槽隔離材料較佳地為氧化硅?？赏ㄟ^化學氣相沉積、等離子體增強化學氣相沉積(PECVD)等沉積工藝形成。

在化學機械研磨過程中，由于化學機械研磨對于淺溝槽隔離材料的具有高的研磨速率而對于硬掩膜層202具有低的研磨速率，因此，可使得所述淺溝槽隔離結構204的表面低于所述硬掩膜層202的表面高于所述半導體襯底200的表面。也可以通過對于淺溝槽隔離結構進行回蝕刻工藝使得淺溝槽隔離結構204的表面降低。

在一個示例中，沉積淺溝槽隔離材料之前，在硬掩膜層202上以及用于形成淺溝槽隔離結構204的溝槽的側壁和底部形成另一薄層氧化物構成襯里層203。

接著，執(zhí)行步驟S303，在所述淺溝槽隔離結構的表面上沉積形成保護層。

在一個示例中，所述保護層的材料包括多晶硅。進一步，所述多晶硅為熔爐沉積多晶硅。多晶硅的形成方法也可選用低壓化學氣相淀積(LPCVD)工藝等工藝。

在一個示例中，形成所述保護層的步驟包括：首先，如圖2B所示，在所述淺溝槽隔離結構204的表面上以及所述硬掩膜層202的表面上沉積形成所述保護層205。接著，如圖2C所示，對所述保護層202執(zhí)行化學機械研磨(CMP)，直到暴露所述硬掩膜層202的表面。由于淺溝槽隔離結構204的表面低于硬掩膜層202的表面，因此CMP之后，在淺溝槽隔離結構204的表面上仍然保留有部分保護層205。

接著，執(zhí)行步驟S304，去除所述硬掩膜層。

如圖2D所示，采用濕法刻蝕工藝實施所述所述硬掩膜層202的去除，所述濕法刻蝕的腐蝕液為磷酸，較佳地為熱磷酸。硬掩膜層202的材料為氮化硅或者氮氧化硅，磷酸對氮化硅或氮氧化硅具有較高的刻蝕選擇比，能夠對硬掩膜層202進行有效地去除。

由于在淺溝槽隔離結構204的表面上形成有保護層205，在濕法刻蝕過程中，保護層205接觸腐蝕液，因此不會對淺溝槽隔離結構204的表面造成刻蝕損傷。

接著，執(zhí)行步驟S305，去除所述保護層。

如圖2E所示，采用濕法刻蝕去除所述保護層205。示例性地，所述保護層205的材料為多晶硅時，可采用TMAH溶液濕法刻蝕去除淺溝槽隔離結構204上的保護層205。值得注意的是，上述去除方法僅是示例性地，其他能夠去除保護層205，而又不會對其他膜層造成損傷的刻蝕方法也均可適用于本發(fā)明。其中，淺溝槽隔離結構高于半導體襯底部分的高度稱為STI臺階高度。之后，還可對該STI臺階高度進行檢測。

至此，完成了根據(jù)本發(fā)明示例性實施例的方法實施的工藝步驟。接下來，可以實施常規(guī)的半導體器件前端制造工藝，包括柵極結構的制作等工藝，在此不作贅述。

綜上所述，根據(jù)本發(fā)明的制造方法，在淺溝槽隔離結構上形成保護層，有效避免在硬掩膜層的濕法刻蝕去除過程中，對于淺溝槽隔離結構表面的刻蝕損傷，進而使得STI臺階高度波動很小，因此提高了器件的性能和良率。

本發(fā)明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內。本發(fā)明的保護范圍由附屬的權利要求書及其等效范圍所界定。