電保護(hù)電路的情況下，需要在電源輸入時的電源電壓的上升特性上設(shè)置限制。
[0078]第二實施方式
[0079]圖6為示出本發(fā)明的第二實施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。第二實施方式所涉及的靜電保護(hù)電路1a相對于圖3所示的第一實施方式所涉及的靜電保護(hù)電路10而追加了作為與電阻元件R2并聯(lián)連接的第三晶體管的N溝道MOS晶體管QN13，可以進(jìn)一步包括電阻元件R4。關(guān)于其他點，圖6所示的靜電保護(hù)電路1a與圖3所示的靜電保護(hù)電路10相同。
[0080]晶體管13具有連接于電阻元件R2的一端的漏極、連接于電阻元件R2的另一端的源極、連接于檢測電路11的輸出端子OUT的柵極，且在檢測電路11的輸出信號被激活為高電平時，晶體管13被導(dǎo)通。此外，電阻元件R4與電阻R2串聯(lián)連接于節(jié)點4與節(jié)點5之間。
[0081]晶體管QN13與電阻元件R2?R4—同構(gòu)成了分壓電路。通過靜電的放電，檢測電路11的輸出信號被激活為高電平，當(dāng)靜電保護(hù)電路1a —旦開始進(jìn)行保護(hù)工作時，晶體管QN13被導(dǎo)通，從而分壓電路中的分壓比將上升。其結(jié)果為，節(jié)點NI與節(jié)點N2之間的電壓降低，相對于致使半導(dǎo)體集成電路裝置的內(nèi)部電路破壞的電壓而言的盈余將增加，從而靜電耐受量將上升。
[0082]保持電壓VH為晶體管QNlO從導(dǎo)通狀態(tài)轉(zhuǎn)變?yōu)閿嚅_狀態(tài)時的節(jié)點NI與節(jié)點N2之間的電壓，通過下式(4)來擬合。
[0083]VhN Vth QN10X ( a R2+R3+R4)/R3...(4)
[0084]在此，Vthemc^晶體管QNlO的閾值電壓，α為O?I的范圍內(nèi)的系數(shù)，R2為電阻元件R2的電阻值，R3為電阻元件R3的電阻值，R4為電阻元件R4的電阻值。但是，電阻值R2以及R3為與晶體管QPlO的導(dǎo)通電阻相比充分大的值。此外，當(dāng)不設(shè)置電阻元件R4時，R4= O0
[0085]在此，放電電路12的晶體管QN12中流過的電流越大，則晶體管QN13的導(dǎo)通電阻越小，因此系數(shù)α的值也越小。因此，在式(4)中，放電電路12的晶體管QN12中流過的電流越大，則保持電壓Vh越小。
[0086]即，放電電路12的晶體管QNl2中流過的電流較小時，設(shè)α = I，保持電壓Vh通過下式(5)來擬合。
[0087]Vh= VthQN10X (R2+R3+R4)/R3...(5)
[0088]另一方面，當(dāng)放電電路12的晶體管QN12中流過的電流較大時，設(shè)α = 0，保持電壓乂11通過下式(6)來擬合。
[0089]Vh= VthQN10X (R3+R4)/R3...(6)
[0090]根據(jù)式(5)以及式(6)來設(shè)定電阻元件R2?R4的電阻值，從而能夠使保持電壓νΗ?所需的電壓范圍內(nèi)變化。
[0091]圖7為示出在圖1所示的半導(dǎo)體集成電路裝置中應(yīng)用了圖6所示的靜電保護(hù)電路的情況下的1-V特性的圖。在圖7中，橫軸表示放電路徑中的靜電保護(hù)電路等的兩端間的電壓，縱軸表示放電路徑上流過的電流。
[0092]如圖7所示，由于本發(fā)明的第二實施方式所涉及的靜電保護(hù)電路1a在兩端間的電源為絕對最大額定電壓Vabs以下的區(qū)域內(nèi)不開始進(jìn)行保護(hù)工作，因此，放電路徑上沒有電流流過。另一方面，當(dāng)端子間的電壓超過預(yù)定的電壓?時，靜電保護(hù)電路1a開始進(jìn)行保護(hù)工作，從而放電路徑中開始流有電流。
[0093]在放電路徑中流過的電流為第一預(yù)定電流ΙΡ1?第二預(yù)定電流I !>2的第一工作區(qū)域中，放電路徑中流過的電流越大，則靜電保護(hù)電路1a的兩端間的電壓越降低。在放電路徑中流過的電流超過第二預(yù)定電流Ip2的第二工作區(qū)域中，靜電保護(hù)電路1a的兩端間的電源大致保持固定。
[0094]由此，盡管在考慮配線電阻和二極管中產(chǎn)生的電壓的情況下，但在放電路徑中流過的電流達(dá)到目標(biāo)電流時，半導(dǎo)體集成電路裝置的端子間的電壓與致使內(nèi)部電路20的元件破壞的電壓V.之間也會存在與第一實施方式相比更大的電壓盈余。
[0095]第三實施方式
[0096]圖8為示出本發(fā)明的第三實施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。第三實施方式所涉及的靜電保護(hù)電路1b為，在圖3所示的第一實施方式所涉及的靜電保護(hù)電路10中，于節(jié)點Ν4與節(jié)點Ν5之間串聯(lián)連接有多個電阻元件，并追加了與這些電阻元件中的至少一個電阻元件并聯(lián)連接的至少一個N溝道晶體管。關(guān)于其他點，圖8所示的靜電保護(hù)電路1b與圖3所示的靜電保護(hù)電路10相同。
[0097]在圖8中，作為一個示例，示出了在節(jié)點Ν4與節(jié)點Ν5之間串聯(lián)連接的電阻元件R4?R6、分別并聯(lián)連接于電阻元件R5以及R6上的N溝道MOS晶體管QN14以及QN15。如此，也可以設(shè)置與構(gòu)成分壓電路的多個電阻元件分別并聯(lián)連接的多個晶體管。
[0098]晶體管QU14具有連接于電阻元件R5的一端的漏極、連接于電阻元件R5的另一端的源極、連接于檢測電路11的輸出端子OUT上的柵極，且晶體管QN14在檢測電路11的輸出信號被激活為高電平時被導(dǎo)通。此外，晶體管QU15具有連接于電阻元件R6的一段的漏極、連接于電阻元件R6的另一端的源極、連接于檢測電路11的輸出端子OUT上的柵極，且晶體管QN15在檢測電路11的輸出信號被激活為高電平時被導(dǎo)通。
[0099]晶體管QN14以及晶體管QN15與電阻元件R3?R6 —同構(gòu)成了分壓電路。當(dāng)通過靜電的放電而使檢測電路11的輸出信號被激活為高電平從而靜電保護(hù)電路1a —旦開始進(jìn)行保護(hù)工作時，晶體管QN14以及晶體管QN15將被導(dǎo)通，從而分壓電路中的分壓比將上升。其結(jié)果為，節(jié)點NI與節(jié)點Ν2之間的電壓降下降，相對于致使半導(dǎo)體集成電路裝置的內(nèi)部電路破壞的電壓的盈余將增加，從而靜電耐受量將上升。因此，第三實施方式所涉及的靜電保護(hù)電路1b也具有與第二實施方式所涉及的靜電保護(hù)電路1a的1-V特性相同的1-V特性，但與第二實施方式中相比能夠細(xì)致、自由地設(shè)定ι-v特性。
[0100]圖9為示出本發(fā)明的第四實施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。在本發(fā)明的第一?第三實施方式中，作為第一阻抗元件，可以使用P溝道MOS晶體管來替代電阻元件Rl (圖3等)。此外，作為第三阻抗元件，可以使用N溝道MOS晶體管來替代電阻元件R3 (圖3等)。
[0101]在圖9中，作為一個示例，示出了靜電保護(hù)電路1c，其為在圖3所示的第一實施方式所涉及的靜電保護(hù)電路10中使用了 P溝道MOS晶體管QP30作為第一阻抗元件并使用N溝道MOS晶體管QN30作為第三阻抗元件的靜電保護(hù)電路。關(guān)于其他點，圖9所示的靜電保護(hù)電路1c與圖3所示的靜電保護(hù)電路10相同。
[0102]晶體管QP30具有連接于節(jié)點NI的源極、連接于節(jié)點N3的漏極、連接于節(jié)點N2的柵極。當(dāng)在節(jié)點NI與節(jié)點N2之間施加了與晶體管QP30的閾值電壓更大的正電壓時，晶體管QP30被導(dǎo)通。
[0103]晶體管QP30的導(dǎo)通電阻依賴于節(jié)點NI與節(jié)點N2之間的電壓。由于當(dāng)放電電路12使電流從節(jié)點NI流向節(jié)點N2時，節(jié)點NI與節(jié)點N2之間的電壓降減小，節(jié)點NI與節(jié)點N3之間的電壓的減少受到抑制。因此，能夠防止在保護(hù)工作的中途晶體管QPlO斷開的情況。
[0104]此外，對于制造工序中的P溝道MOS晶體管的誤差，由于晶體管QPlO的特性變動與晶體管QP30的特性變動相抵消，因此能夠提供整體上特性變動較小的靜電保護(hù)電路。而且，通過將電阻元件置換成P溝道MOS晶體管，從而能夠降低半導(dǎo)體集成電路裝置的成本。
[0105]晶體管QN30具有連接于節(jié)點N5的漏極、連接于節(jié)點N2的源極、連接于節(jié)點NI的柵極。當(dāng)在節(jié)點NI與節(jié)點N2之間施加有比晶體管QN30的閾值電壓小的正電壓時，晶體管QN30將被導(dǎo)通。
[0106]晶體管QN30的導(dǎo)通電路依賴于節(jié)點NI與節(jié)點N2之間的電壓。由于當(dāng)放電電路12時電流從節(jié)點NI流向節(jié)點N2時，節(jié)點NI與節(jié)點N2之間的電壓降減小，而晶體管QN30的導(dǎo)通電阻將增加，因此能夠抑制節(jié)點N5與節(jié)點N2之間的電壓的減小。因此，能夠防止在保護(hù)工作的中途晶體管QNlO斷開的情況。
[0107]此外，對于制造工序中的N溝道MOS晶體管的誤差，由于晶體管QNlO的特性變動與晶體管QN30的特性變動相抵消，因此能夠提供整體上特性變動較小的靜電保護(hù)電路。而且，通過將電阻元件置換成N溝道MOS晶體管，從而能夠降低半導(dǎo)體集成電路裝置的成本。
[0108]第五實施方式
[0109]圖10為示出本發(fā)明的第五實施方式所涉及的靜電保護(hù)電路的結(jié)構(gòu)例的電路圖。在本發(fā)明的第一?第三實施方式中，可以使用N溝道MOS晶體管作為第一晶體管，使用P溝道MOS晶體管作為第二晶體管并隨之而變更各個元件的連接。
[0110]在圖10中，作為一個示例，示出了靜電保護(hù)電路10d，其在圖6所示的第二實施方式所涉及的靜電保護(hù)電路1a中使用晶體管QNlO作為第一晶體管，使用P溝道MOS晶體管QPlO作為第二晶體管，使用P溝道MOS晶體管QP13作為第三晶體管。
[0111]靜電保護(hù)電路1d包括電容器Cl、電阻元件Rl?R3、N溝道MOS晶體管QNlO、P溝道MOS晶體管QPlO以及P溝道MOS晶體管QP13、檢測電路11、放電電路12d。此外，靜電保護(hù)電路1d還可以包括電阻元件R4。
[0112]包括在節(jié)點N3處相互連接在一起的電容器Cl以及電阻元件Rl的串聯(lián)電路被連接于節(jié)點NI與節(jié)點N2之間。在本實施方式中，電容器Cl被連接于節(jié)點NI與節(jié)點N3之間，電阻元件Rl被連接于節(jié)點N3與節(jié)點N2之間。
[0113]晶體管QNlO被連接于節(jié)點N4與節(jié)點N2之間，且隨著電阻元件Rl上產(chǎn)生的電壓的上升而被導(dǎo)通。即，晶體管QNlO具有連接于節(jié)點N4的漏極、連接于節(jié)點N2的源極、連接于節(jié)點N3的柵極，且晶體管QNlO在節(jié)點N3與節(jié)點N2之間的電壓超過閾值電壓時被導(dǎo)通。
[0114]電阻元件R2及電阻元件R4被連接于節(jié)點N4與節(jié)點N2之間。電阻元件R3被連接于節(jié)點N5與節(jié)點NI之間。晶體管QP13與電阻元件R2并聯(lián)連接。即，晶體管QP13具有連接于電阻元件R2的一端的源極、連接于電阻元件R2的另一端的漏極、連接于檢測電路11的輸出端子OUT上的柵極。電阻元件R2?R4以及晶體管QP13構(gòu)成了對節(jié)點NI與節(jié)點N4之間的電壓進(jìn)行分壓的分壓電路。
[0115]晶體管QPlO隨著由分壓電路分壓后的電壓的上升而被導(dǎo)通，并使流過電阻元件Rl的電流增加。即，晶體管QPlO具有連接于節(jié)點NI上的源極、連接于節(jié)點N3上的漏極、連接于節(jié)點N5上的柵極，且晶體管QPlO在節(jié)點NI與節(jié)點N5之間的電壓超過閾值電壓時被導(dǎo)通。
[0116]檢測電路11在檢測到晶體管QPlO為導(dǎo)通狀態(tài)時將輸出信號激活。例如，檢測電路11包括由P溝道MOS晶體管QPll和N溝道MOS晶體管QNll構(gòu)成的逆變器。此時，檢測電路11在電阻元件Rl上產(chǎn)生的電壓相對于節(jié)點NI與節(jié)點N2之間的電壓的比例增大到大于預(yù)定的比例(例如50% )時將輸出信號激活為低電平。
[0117]放電電路12d例如包括P溝道MOS晶體管QP12。晶體管QP12具有連接于節(jié)點NI的源極、連接于節(jié)點N2的漏極、被供給有檢測電路11的輸出信號的柵極。放電電路12d在檢測電路11的輸出信號被激活為低電平時使電流從節(jié)點NI流向節(jié)點N2。
[0118]在此，對圖10所示的靜電保護(hù)電路10的工作進(jìn)行說明。
[0119]當(dāng)在節(jié)點NI與節(jié)點N2之間施加有正電壓(節(jié)點NI的電位>節(jié)點N2的電位)時，根據(jù)電容器Cl和電阻元件Rl的時間常數(shù)，而使電流從節(jié)點NI經(jīng)由電容器Cl及電阻元件Rl而流向節(jié)點N2，從而實施電容器Cl的充電。由此，節(jié)點N3的電位根據(jù)電容器Cl和電阻元件Rl的時間常數(shù)而相對于節(jié)點NI的電位而下降。
[0120]在通常工作時節(jié)點NI與節(jié)點N2之間被施加的電壓緩慢上升的情況下，節(jié)點N3與節(jié)點N2之間的電壓成為比晶體管QNlO的閾值電壓小的狀態(tài)，從而晶體管QNlO維持?jǐn)嚅_狀態(tài)。另一方面，當(dāng)在通常動作時或通過靜電的放電而使節(jié)點NI與節(jié)點N2之間被施加的電壓急劇上升的情況下，節(jié)點N3與節(jié)點N2之間的電壓成為晶體管QNlO的閾值電壓以上，從而晶體管QNlO被導(dǎo)通。但是，在該時間點處，檢測電路11的輸入端子IN的電位成為低電平。
[0121]通過晶體管QNlO