一種防止電流反灌的裝置的制造方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及電力電子技術(shù)領(lǐng)域，尤其涉及一種防止電流反灌的裝置。
【背景技術(shù)】
[0002]隨著計(jì)算機(jī)、通信和集成電路等技術(shù)的發(fā)展，對(duì)開(kāi)關(guān)電源的要求也越來(lái)越高，高功率密度、小尺寸和高效率是目前發(fā)展趨勢(shì)。為了達(dá)到高轉(zhuǎn)換效率這一目標(biāo)，現(xiàn)有開(kāi)關(guān)電源普遍采用同步整流技術(shù)，然而問(wèn)題也隨之產(chǎn)生。在開(kāi)關(guān)電源中，當(dāng)輸入快速掉電時(shí)，輸出端往輸入端反灌能量，輸出電感上產(chǎn)生持續(xù)累加的負(fù)向電流，此時(shí)同步整流管關(guān)斷，電感上的反向電流由于沒(méi)有續(xù)流回路，直接對(duì)場(chǎng)效應(yīng)管M0S管的寄生電容進(jìn)行充電，當(dāng)反灌能量足夠大的時(shí)候，M0S管會(huì)發(fā)生雪崩擊穿而損壞。目前，很多開(kāi)關(guān)電源利用輸入欠壓保護(hù)技術(shù)來(lái)解決這一問(wèn)題，但是該方法響應(yīng)速度慢，反灌持續(xù)時(shí)間較長(zhǎng)導(dǎo)致電感反向電流大，從而損壞同步整流管。在開(kāi)關(guān)電源中，電源的異常開(kāi)關(guān)機(jī)，以及雷擊、浪涌等都有可能造成開(kāi)關(guān)電源輸入快速掉電。
[0003]綜上所述，存在的問(wèn)題是開(kāi)關(guān)電源輸入欠壓保護(hù)對(duì)于輸入快速掉電響應(yīng)慢，電感累積反向能量無(wú)泄放回路，從而損壞同步整流管。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種防止電流反灌的裝置，解決開(kāi)關(guān)電源輸入欠壓保護(hù)對(duì)于輸入快速掉電響應(yīng)慢，電感累積反向能量無(wú)泄放回路，從而損壞同步整流管的問(wèn)題。
[0005]為了解決上述技術(shù)問(wèn)題，本發(fā)明實(shí)施例提供的一種防止電流反灌的裝置，其中，包括:與隔離電源電路的電源輸入端連接的采樣電路、與所述采樣電路連接的比較電路、與所述比較電路連接的隔離電路以及與所述隔離電路連接的驅(qū)動(dòng)電路；其中
[0006]所述采樣電路，用于實(shí)時(shí)采樣所述隔離電源電路的電源輸入電壓，并將采樣得到的電壓信號(hào)輸出給所述比較電路，其中所述隔離電源電路具有多個(gè)同步整流M0S管；
[0007]所述比較電路，用于比較所述電壓信號(hào)與預(yù)設(shè)參考電壓，并根據(jù)比較結(jié)果輸出一控制信號(hào)；
[0008]所述隔離電路，用于接收所述比較電路的控制信號(hào)，并傳遞給所述驅(qū)動(dòng)電路；
[0009]所述驅(qū)動(dòng)電路，用于根據(jù)所述控制信號(hào)控制所述隔離電源電路的所述多個(gè)同步整流M0S管的開(kāi)通或者關(guān)斷，所述驅(qū)動(dòng)電路還連接于所述隔離電源電路。
[0010]進(jìn)一步的，所述采樣電路包括:
[0011]第一電阻R2、第二電阻R3及第一電容C2 ;
[0012]其中，所述第二電阻R3的一端連接于所述隔離電源電路的輸入端，所述第一電阻R2的一端與所述第一電容C2的一端連接，所述第二電阻R3的另一端連接于所述第一電阻R2的一端，且所述第二電阻R3的另一端還連接于所述采樣電路的一個(gè)輸入端；
[0013]所述第一電阻R2的另一端與所述第一電容C2的另一端接地連接。
[0014]進(jìn)一步的，所述比較電路包括:具有正輸入端、負(fù)輸入端以及輸出端的比較器D1，所述第二電阻R3的另一端連接于所述比較器D1的負(fù)輸入端，所述預(yù)設(shè)參考電壓輸入所述比較器D1的正輸入端，所述比較器D1的輸出端連接于所述隔離電路，輸出一所述控制信號(hào)。
[0015]進(jìn)一步的，所述隔離電路包括:具有第一原邊和第一副邊的光耦合器、與所述光耦合器的第一原邊連接的第一原邊電路和與所述光耦合器的第一副邊連接的第一副邊電路；
[0016]其中所述第一原邊電路包括:第三電阻R4、第一二極管VD1、第四電阻R5、第二電容C3、第一 M0S晶體管VT9、第五電阻R6及第六電阻R7 ；
[0017]其中，所述第三電阻R4的一端與所述比較器D1的輸出端連接，所述第三電阻R4的另一端與所述第一二極管VD1的輸入端連接；
[0018]所述第四電阻R5的一端和所述第二電容C3的一端連接，所述第一二極管VD1的輸出端連接于所述第四電阻R5的一端，所述第四電阻R5的另一端與所述第二電容C3的另一端接地連接；
[0019]所述第四電阻R5的一端還連接于所述第一 M0S晶體管VT9的柵極；
[0020]所述第一 M0S晶體管VT9的源極接地連接于所述第二電容C3的另一端；
[0021]所述第一 M0S晶體管VT9的漏極連接于所述光耦合器的第一原邊的輸出端；
[0022]所述第五電阻R6的一端與第六電阻R7的一端連接，且所述第五電阻R6的一端還連接于內(nèi)部電源電壓VCC，所述第五電阻R6的另一端與第六電阻R7的另一端連接，且所述第五電阻R6的另一端還連接于所述光稱合器的第一原邊的輸入端；
[0023]其中所述第一副邊電路包括:第七電阻R8、第八電阻R9、第九電阻R10、第三電容C4、第一三極管VT10、第四電容C5、第十電阻R11 ；
[0024]其中，所述第七電阻R8的一端接電源電壓VDD，所述第七電阻R8的另一端與所述光稱合器的第一副邊的輸入端連接；
[0025]所述第八電阻R9的一端連接于所述光耦合器的第一副邊的輸出端；
[0026]所述第三電容C4的一端也連接于所述光稱合器的第一副邊的輸出端；
[0027]所述第八電阻R9的另一端與所述第九電阻R10的一端連接，所述第九電阻R10的另一端與所述第三電容C4的另一端接地連接；
[0028]所述第八電阻R9的另一端還連接于所述第一三極管VT10的基極，所述第一三極管VT10的發(fā)射極接地連接；
[0029]所述第四電容C5和所述第十電阻R11并聯(lián)于所述第一三極管VT10的集電極與地之間，所述第四電容C5的一端與所述第十電阻R11的一端連接，所述第一三極管VT10的集電極連接于所述第四電容C5的一端，所述第四電容C5的另一端和所述第十電阻R11的另一端接地連接；
[0030]所述第一三極管VT10的集電極還連接于所述驅(qū)動(dòng)器電路的控制信號(hào)輸入端。
[0031]進(jìn)一步的，所述光耦合器的所述第一原邊為發(fā)光二極管及所述光耦合器的所述第一副邊為光敏三極管。
[0032]進(jìn)一步的，所述驅(qū)動(dòng)電路包括:具有控制信號(hào)輸入端及驅(qū)動(dòng)信號(hào)輸出端的驅(qū)動(dòng)器D3，其中所述驅(qū)動(dòng)信號(hào)輸出端連接于所述隔離電源電路，所述驅(qū)動(dòng)信號(hào)輸出端包括:第一驅(qū)動(dòng)端DRIVE 1及第二驅(qū)動(dòng)端DRIVE2。
[0033]進(jìn)一步的，所述隔離電源電路包括:具有第二原邊和第二副邊的變壓器；
[0034]與所述第二原邊連接的第二原邊電路，且所述第二原邊電路的所述電源輸入端連接于所述采樣電路；
[0035]與所述第二副邊連接的第二副邊電路，且所述第二副邊電路的同步整流M0S管的柵極，與所述驅(qū)動(dòng)器的所述驅(qū)動(dòng)信號(hào)輸出端相連接。
[0036]進(jìn)一步的，所述第二原邊電路包括:第二 M0S晶體管VT21、第三M0S晶體管VT22、第四M0S晶體管VT23及第五M0S晶體管VT24 ；
[0037]其中所述第二 M0S晶體管VT21、所述第三M0S晶體管VT22、所述第四M0S晶體管VT23及所述第五M0S晶體管VT24構(gòu)成全橋拓?fù)浣Y(jié)構(gòu)，所述第二 M0S晶體管VT21的柵極和所述第五M0S晶體管VT24的柵極，均與外界的驅(qū)動(dòng)芯片的一端子連接；所述第三M0S晶體管VT22的柵極和所述第四M0S晶體管VT23的柵極，均與外界的驅(qū)動(dòng)芯片的另一端子連接；
[0038]所述第二 M0S晶體管VT21的漏極連接于所述電源輸入電壓的正極；
[0039]所述第二 M0S晶體管VT21的源極連接于所述第四M0S晶體管VT23的漏極；
[0040]所述第四M0S晶體管VT23的漏極還連接于第一變壓器T21的第二原邊的一端；
[0041]所述第四M0S晶體管VT23的源極連接于所述電源輸入電壓的負(fù)極；
[0042]所述第四M0S晶體管VT23的源極還連接于所述第五M0S晶體管VT24的源極上；
[0043]所述第五M0S晶體管VT24的漏極連接于所述第一變壓器T21的第二原邊的另一端;
[0044]所述第五M0S晶體管VT24的漏極還連接于所述第三M0S晶體管VT22的源極；
[0045]所述第三M0S晶體管VT22的漏極連接于所述第二 M0S晶體管VT21的漏極；
[0046]所述第二副邊電路包括:
[0047]第六M0S晶體管VT25、第七M(jìn)0S晶體管VT26、第八M0S晶體管VT27、第九M0S晶體管VT28、第i^一電阻R21、第一電感L21及第五電容C21 ；
[0048]其中所述第六M0S晶體管VT25、所述第七M(jìn)0S晶體管VT26、所述第八M0S晶體管VT27及所述第九M0S晶體管VT28構(gòu)成全橋拓?fù)浣Y(jié)構(gòu)，所述第六M0S晶體管VT25的柵極和所述第九M0S晶體管VT28的柵極與所述驅(qū)動(dòng)器的所述第一驅(qū)動(dòng)端DRIVE1或者所述第二驅(qū)動(dòng)端DRIVE2擇一驅(qū)動(dòng)信號(hào)輸出端連接；所述第八M0S晶體管VT27的柵極及所述第七M(jìn)0S晶體管VT26的柵極與所述驅(qū)動(dòng)器的另一驅(qū)動(dòng)信號(hào)輸出端連接；
[0049]所述第七M(jìn)0S晶體管VT26的漏極連接于所述第六M0S晶體管VT25的源極上；
[0050]所述第六M0S晶體管VT25的漏極連接于所述第八M0S晶體管VT27的漏極，所述第八M0S晶體管VT27的漏極還連接于所述第一電感L21的一端上；
[0051]所述第一電感L21的另一端連接于所述第五電容C21的一端,所述第五電容C21與所述第十一電阻R21并聯(lián)，所述第五電容C21的一端與所述第十一電阻R21的一端連接，所述第十一電阻R21的另一端與所述第五電容C21的另一端連接，且所述第五電容C21的另一端還連接于所述第九M0S晶體管VT28的源極上，所述第十一電阻R21的兩端輸出電壓；
[0052]所述第九M0S晶體管VT28的漏極連接于所述第八M0S晶體管VT27的源極；
[0053]所述第九M0S晶體管VT28的漏極還連接于所述第一變壓器T21的第二副邊的一端；所述第九M0S晶體管VT28的源極連接于所述第七M(jìn)0S晶體管VT26的源極上；
[0054]所述第七M(jìn)0S晶體管VT26的漏極還連接于所述第一變壓器T21的第二副邊的另一端。
[0055]進(jìn)一步的，所述第二原邊電路包括:第十M0S晶體管VT31、第i^一 M0S晶體管VT32、第六電容C31及第七電容C32 ；
[0056]其中所述第十M0S晶體管VT31、所述第i^一 M0S晶體管VT32、所述第六電容C31及所述第七電容C32構(gòu)成半橋拓?fù)浣Y(jié)構(gòu)，所述第十M0S晶體管VT31的柵極與外界的驅(qū)動(dòng)芯片的一端子連接，所述第十一 M0S晶體管VT32的柵極與外界的驅(qū)動(dòng)芯片的另一端子連接；
[0057]所述第六電容C31 —端和所述第七電容C32的一端連接，且所述第六電容C31 —端還連接于第二變壓器T31的第二原邊的一端，所述第六電容C31的另一端連接于所述電源輸入電壓的正極，所述第七電容C32的另一端連接于所述電源輸入電壓的負(fù)極；
[0058]所述第十M0S晶體管VT31的漏極連接于所述第六電容C31 —端，所述第十M0S晶體管VT31的源極連接于所述第i^一 M0S晶體管VT32的漏極，所述第i^一 M0S晶體管VT32的漏極還連接于所述第