二變壓器T31的第二原邊的另一端，所述第十一 M0S晶體管VT32的源極連接于所述第七電容C32的另一端；
[0059]所述第二副邊電路包括:第十二 M0S晶體管VT33、第十三M0S晶體管VT34、第八電容C33，第十二電阻R31及第二電感L31 ；
[0060]其中，所述第十三M0S晶體管VT34的柵極連接于所述驅動器的所述第一驅動端DRIVE1或者所述第二驅動端DRIVE2擇一驅動信號輸出端連接；
[0061]所述第十二 M0S晶體管VT33的柵極連接于所述驅動器的另一驅動信號輸出端；
[0062]所述第十二M0S晶體管VT33的源極連接于所述第十三M0S晶體管VT34的源極上，所述第十二 M0S晶體管VT33的漏極連接于第二變壓器T31的第二副邊的一端；
[0063]所述第十三M0S晶體管VT34的漏極連接于所述第二變壓器T31的第二副邊的另一端，所述第十三M0S晶體管VT34的源極連接于所述第八電容C33 —端，所述第八電容C33一端還連接于所述第十二電阻R31 —端，在所述第十二電阻R31的兩端輸出電壓；
[0064]所述第十二電阻R31和所述第八電容C33并聯，所述第八電容C33的另一端和所述第十二電阻R31的另一端連接于所述第二電感L31的一端；
[0065]所述第二電感L31的另一端連接于所述第二變壓器T31的第二副邊上。
[0066]進一步的，所述第二原邊電路包括:
[0067]第十四M0S晶體管VT41、第十五M0S晶體管VT42、第九電容C41及第十電容C42 ；
[0068]其中，所述第十四M0S晶體管VT41、所述第十五M0S晶體管VT42、所述第九電容C41及所述第十電容C42構成有源鉗位拓撲結構，所述第十四M0S晶體管VT41的柵極與外界的驅動芯片的一端子連接，所述第十五M0S晶體管VT42的柵極與外界的驅動芯片的另一端子連接；
[0069]所述第九電容C41的一端連接于所述電源輸入電壓的正極，且連接于第三變壓器T41的第二原邊的一端；
[0070]所述第九電容C41另一端連接于所述電源輸入電壓的負極；
[0071]所述第九電容C41的另一端還連接于所述第十四M0S晶體管VT41的源極；
[0072]所述第十四M0S晶體管VT41的漏極連接于所述第十電容C42的一端，所述第十電容C42的另一端連接于所述第三變壓器T41的第二原邊的另一端；
[0073]所述第十五M0S晶體管VT42的漏極也連接于所述第三變壓器T41的第二原邊的另一端;
[0074]所述第十五M0S晶體管VT42的源極還連接于所述第十四M0S晶體管VT41的源極上;
[0075]所述第二副邊電路包括:第十六M0S晶體管VT43、第十七M0S晶體管VT44、第i^一電容C43，第十三電阻R41及第三電感L41 ；
[0076]所述第十六M0S晶體管VT43的柵極連接于所述驅動器的所述驅動信號輸出端的所述第一驅動端DRIVE1或者所述第二驅動端DRIVE2擇一驅動信號輸出端連接；
[0077]所述第十七M0S晶體管VT44的柵極連接于所述驅動器的另一驅動信號輸出端；
[0078]所述第十六M0S晶體管VT43的源極連接于所述第三變壓器T41的第二副邊的一端，所述第十六M0S晶體管VT43的漏極連接于所述第三電感L41的一端；
[0079]所述第三電感L41的另一端和所述第十三電阻R41的一端相連接，所述第十三電阻R41和所述第十一電容C43并聯，所述第十三電阻R41 —端還與所述第十一電容C43的一端連接，所述第十三電阻R41的另一端還與所述第十一電容C43的另一端連接，且所述第十一電容C43的另一端連接于所述第十七M0S晶體管VT44的源極上，所述第十三電阻R41的兩端輸出電壓；
[0080]所述第十七M0S晶體管VT44的源極連接于所述第三變壓器T41的第二副邊的另一端，所述第十七M0S晶體管VT44的漏極也連接于所述第三電感L41的一端。
[0081]進一步的，所述第二原邊電路包括:第十八M0S晶體管VT51、第十九M0S晶體管VT52、第十二電容C51及第十三電容C52 ；
[0082]其中，所述第十八M0S晶體管VT51、所述第十九M0S晶體管VT52、所述第十二電容C51及所述第十三電容C52構成有源鉗位電路，所述第十八M0S晶體管VT51的柵極與外界的驅動芯片的一端子連接，所述第十九M0S晶體管VT52的柵極與外界的驅動芯片的另一端子連接；
[0083]所述第十二電容C51 —端連接于所述電源輸入電壓的正極；
[0084]所述第十二電容C51的另一端連接于所述電源輸入電壓的負極；
[0085]所述第十三電容C52的一端連接于所述第十二電容C51的一端，且所述第十三電容C52的一端還連接于第四變壓器T51的第二原邊的一端；
[0086]所述第十三電容C52的另一端連接于所述第十八M0S晶體管VT51的漏極；
[0087]所述第十八M0S晶體管VT51的源極連接于第四變壓器T51的第二原邊的另一端；
[0088]所述第十八M0S晶體管(VT51)的源極還連接所述第十九M0S晶體管VT52的漏極；
[0089]所述第十九M0S晶體管VT52的源極連接于所述第十二電容C51另一端上；
[0090]所述第二副邊電路包括:第二十M0S晶體管VT53、第二^^一 M0S晶體管VT54、第十四電容C53，第十四電阻R51及第四電感L51 ；
[0091]所述第二十M0S晶體管VT53的柵極連接于所述驅動器的所述驅動信號輸出端的所述第一驅動端DRIVE1或者所述第二驅動端DRIVE2擇一驅動信號輸出端連接；
[0092]所述第二十一 M0S晶體管VT54的柵極連接于所述驅動器的另一驅動信號輸出端;
[0093]所述第二十M0S晶體管VT53的源極連接于所述第四變壓器T51的第二副邊的一端，所述第二十M0S晶體管VT53的漏極連接于所述第四電感L51的一端；
[0094]所述第四電感L51的一端的另一端和所述第十四電阻R51—端相連接，所述第十四電阻R51和所述第十四電容C53并聯，所述第十四電阻R51 —端還與所述第十四電容C53的一端連接，所述第十四電阻R51的另一端還與所述第十四電容C53的另一端連接，且所述第十四電容C53的另一端連接于所述第二十一 M0S晶體管VT54的源極上，所述第十四電阻R51的兩端輸出電壓；
[0095]所述第二十一 M0S晶體管VT54的源極連接于所述第四變壓器T51的第二副邊的另一端，所述第二十一 M0S晶體管VT54的漏極也連接于所述第四電感L51的一端。
[0096]本發(fā)明的上述技術方案的有益效果如下:
[0097]本發(fā)明的方案中，通過采樣電路輸入端實時采集隔離電源電路的電源輸入電壓，輸出端輸出電壓信號至比較電路的輸入端，比較電路的另一輸入端輸入參考電壓，輸出端則根據比較結果輸出控制信號，控制信號通過隔離電路從原邊傳遞到副邊，通過驅動電路控制隔離電源電路的同步整流M0S管的開通和關斷。這樣采樣電路對隔離電源電路的輸入電壓實時采樣，當輸入電壓快速掉電時，能夠迅速反應，比較電路輸出控制信號快速的關斷隔離電源電路的副邊同步整流M0S管，從而防止了電感累積反向電流致M0S管雪崩擊穿損壞。
【附圖說明】
[0098]圖1為本發(fā)明的輸入快速掉電下防反灌電路示意圖；
[0099]圖2為本發(fā)明的第一實施例的電路原理圖；
[0100]圖3為本發(fā)明的第二實施例的電路原理圖；
[0101]圖4為本發(fā)明的第三實施例的電路原理圖；
[0102]圖5為本發(fā)明的第四實施例的電路原理圖；
[0103]圖6為本發(fā)明的第五實施例的電路原理圖；
[0104]圖7為本發(fā)明的第六實施例的電路原理圖。
[0105]附圖標記說明:
[0106]1-采樣電路，2-比較電路，3-隔離電路，4-驅動電路，5-隔離電源電路。
【具體實施方式】
[0107]為使本發(fā)明要解決的技術問題、技術方案和優(yōu)點更加清楚，下面將結合附圖及具體實施例進行詳細描述。
[0108]本發(fā)明針對現有技術中開關電源輸入欠壓保護對于輸入快速掉電響應慢，電感累積反向能量無泄放回路損壞同步整流管的問題，提供一種防止電流反灌的裝置，通過采樣電路對隔離電源電路的輸入電壓實時采樣，當輸入電壓快速掉電時，能夠迅速反應，比較電路輸出控制信號關斷隔離電源電路的副邊同步整流M0S管，不僅防止了電感累積反向電流致M0S管雪崩擊穿損壞，而且利于提高產品的可靠性，從而增加產品的競爭力和吸引力。
[0109]如圖1所示的本發(fā)明實施例的防止電流反灌的裝置，其中，包括:與隔離電源電路5的電源輸入端連接的采樣電路1、與所述采樣電路1連接的比較電路2、與所述比較電路2連接的隔離電路3以及與所述隔離電路3連接的驅動電路4 ;其中
[0110]所述采樣電路1，用于實時采樣所述隔離電源電路5的電源輸入電壓，并將采樣得到的電壓信號輸出給所述比較電路2，其中所述隔離電源電路5具有多個同步整流M0S管；
[0111]所述比較電路2，用于比較所述電壓信號與預設參考電壓，并根據比較結果輸出一控制信號；
[0112]其中上述比較電路2所采用的器件可以是比較器、也可以是運算放大器或者也可以是快速運算放大器，但不僅限于比較器、運算放大器或者是快速運算放大器，任何可以實現將采樣到的輸入電壓Vin和預設參考電壓Vref進行比較的電路均屬于本發(fā)明的保護范圍，在此不一一舉例。
[0113]其中上述預設參考電壓Vref是指通過調試來確定，以電感不產生連續(xù)反向電流或盡量小的反向電流為目的電壓值。
[0114]所述隔離電路3，用于接收所述比較電路2的控制信號，并傳遞給所述驅動電路4 ；
[0115]所述驅動電路4，用于根據所述控制信號控制所述隔離電源電路5的所述多個同步整流M0S管的開通或者關斷，所述驅動電路4還連接于所述隔離電源電路5。
[0116]其中上述隔離電路3所采用器件可以是光耦合器，或者也可以是隔離器，但不限于光耦合器和隔離器，任何可以實現將控制信號從隔離電路3的原邊傳遞到副邊的器件，均屬于本發(fā)明的保護范圍，在此不一一舉例。
[0117]其中上述隔離電源電路5包括具有原邊電路的同步整流M0S晶體管和副邊電路的同步整流M0S晶體管。
[0118]輸入電壓的實時采樣電路1可以通過電阻分壓對輸入電壓Vin實時采樣，電容濾波后輸入至比較電路2其中的一個輸入端，另一輸入端為預設參考電壓Vref，比較電路2可以對采樣到的輸入電壓Vin和預設參考電壓Vref進行比較，輸出信號通過隔離電路3從原邊傳遞到副邊，通過驅動電路4控制隔離電源電路5的副邊同步整流M0S管的開通和關斷。
[0119]如圖2所示，本發(fā)明實施例的所述的防止電流反灌的裝置中，所述采樣電路1包括:
[0120]第一電