本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種高電壓閾值器件的傳輸門及其后續(xù)下拉電路結(jié)構(gòu)。

背景技術(shù)：

在高電壓閾值的電子器件中，通常需要對傳輸門后接下拉電路。傳輸門通常的結(jié)構(gòu)是由一對柵極控制的NMOS晶體管和PMOS晶體管構(gòu)成，它們的柵極連接到不同的信號針。而后接的下拉電路通常是柵極控制的NMOS晶體管。通常，傳輸門中的PMOS晶體管與下拉電路中的NMOS晶體管的柵極連接到相同的信號針，而該信號針與連接到傳輸門中的NMOS晶體管的信號針的電平高低邏輯相反。當(dāng)NMOS晶體管的柵極信號針為邏輯低電平且PMOS晶體管的柵極信號針為邏輯高電平，則傳輸門截止，下拉電路導(dǎo)通。當(dāng)NMOS晶體管的柵極信號針為邏輯高電平而PMOS晶體管的柵極信號針為邏輯低電平，則傳輸門導(dǎo)通，下拉電路截止。

領(lǐng)域內(nèi)對高電壓閾值器件在大范圍電源電壓內(nèi)的有效應(yīng)用具有迫切的需求。而在現(xiàn)有技術(shù)中，在低電壓供電的情況下(通常供電電壓在一至兩倍電壓閾值之間)，當(dāng)輸入電壓不為滿擺幅時，傳輸門電路中的NMOS晶體管的柵源電壓V_gs或PMOS晶體管的柵源電壓V_gs較低，接近電壓閾值，因此，由于閾值較高，NMOS晶體管和PMOS晶體管難以在上升沿或下降沿迅速開啟，將大大削弱傳輸門的交流性能。該問題已經(jīng)成為了高電壓閾值器件的傳輸門電路及其后續(xù)下拉電路的瓶頸。

技術(shù)實(shí)現(xiàn)要素：

針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種傳輸門及其下拉電路結(jié)構(gòu)，包括并聯(lián)在信號輸入端和信號輸出端之間的第一NMOS晶體管 和PMOS晶體管，以及信號輸出端與地之間的第二NMOS晶體管，其中所述PMOS晶體管的襯底連接到電源電壓且所述第一NMOS晶體管的襯底連接到地，所述第一NMOS晶體管的柵極連接到第一信號針，所述PMOS晶體管和第二NMOS晶體管的柵極連接到第二信號針，其特征在于：所述第一NMOS晶體管為本征NMOS晶體管。

在本發(fā)明的一個實(shí)施例中，傳輸門及其下拉電路結(jié)構(gòu)的特征還在于：所述第一NMOS晶體管的漏極和PMOS晶體管的漏極與信號輸入端相連，所述第一NMOS晶體管的源極、PMOS晶體管的源極和第二NMOS晶體管的漏極與信號輸出端相連，所述第二NMOS晶體管的源極連接到地。

在本發(fā)明的一個實(shí)施例中，傳輸門及其下拉電路結(jié)構(gòu)的特征還在于所述PMOS晶體管為標(biāo)準(zhǔn)PMOS晶體管，所述第二NMOS晶體管為標(biāo)準(zhǔn)NMOS晶體管。

在本發(fā)明的一個實(shí)施例中，傳輸門及其下拉電路結(jié)構(gòu)的特征還在于所述第一NMOS晶體管由連接到其柵極的第一信號針控制，所述標(biāo)準(zhǔn)PMOS晶體管與第二NMOS晶體管由共同連接到其柵極的第二信號針控制。

在本發(fā)明的一個實(shí)施例中，傳輸門及其下拉電路結(jié)構(gòu)的特征還在于當(dāng)所述傳輸門電路分別處于導(dǎo)通和截止?fàn)顟B(tài)時，控制所述第一NMOS晶體管的第一信號針分別具有邏輯高電平和邏輯低電平，而控制所述PMOS晶體管和第二NMOS晶體管的第二信號針分別具有邏輯低電平和邏輯高電平。

在本發(fā)明的一個實(shí)施例中，傳輸門及其下拉電路結(jié)構(gòu)的特征還在于所述第二信號針與第一信號針的邏輯電平高低相反。

針對現(xiàn)有技術(shù)的不足，本發(fā)明還提供了一種傳輸門及其下拉電路結(jié)構(gòu)，包括并聯(lián)在信號輸入端和信號輸出端之間的第一NMOS晶體管和PMOS晶體管，其中所述PMOS晶體管的襯底連接到電源電壓且所述第一NMOS晶體管的襯底連接到地，所述第一NMOS晶體管連接到第一信號針，PMOS晶體管的柵極連接到第二信號針，其特征在于：第一NMOS晶體管為本征NMOS晶體管，且包括串聯(lián)在信號輸出端與地之間的柵極與漏極直連的第二NMOS晶體管以及第三 NMOS晶體管，所述第三NMOS晶體管的柵極連接到第二信號針。

在本發(fā)明的一個實(shí)施例中，傳輸門及其下拉電路結(jié)構(gòu)的特征還在于所述第一NMOS晶體管的漏極和PMOS晶體管的漏極與信號輸入端相連，所述第一NMOS晶體管的源極、PMOS晶體管的源極、所述第二NMOS晶體管的柵極與漏極與信號輸出端相連，所述第三NMOS晶體管的漏極與第二NMOS晶體管的源極相連，所述第二NMOS晶體管的襯底與第三NMOS晶體管的源極連接到地。

在本發(fā)明的一個實(shí)施例中，傳輸門及其下拉電路結(jié)構(gòu)的特征還在于所述PMOS晶體管為標(biāo)準(zhǔn)PMOS晶體管，所述第二NMOS晶體管和第三NMOS晶體管均為標(biāo)準(zhǔn)NMOS晶體管。

在本發(fā)明的一個實(shí)施例中，傳輸門及其下拉電路結(jié)構(gòu)的特征還在于本征NMOS晶體管由連接到其柵極的第一信號針控制，所述標(biāo)準(zhǔn)PMOS晶體管與第三NMOS晶體管由共同連接到其柵極的第二信號針控制。

在本發(fā)明的一個實(shí)施例中，傳輸門及其下拉電路結(jié)構(gòu)的特征還在于當(dāng)所述傳輸門電路分別處于導(dǎo)通和截止?fàn)顟B(tài)時，控制所述本征NMOS晶體管的第一信號針分別具有邏輯高電平和邏輯低電平，而控制所述標(biāo)準(zhǔn)PMOS晶體管和第三NMOS晶體管的第二信號針分別具有邏輯低電平和邏輯高電平。

在本發(fā)明的一個實(shí)施例中，傳輸門及其下拉電路結(jié)構(gòu)的特征還在于：所述第二信號針與連接到本征NMOS晶體管柵極的第一信號針的邏輯電平高低相反。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1示出了現(xiàn)有的傳輸門及其下拉電路結(jié)構(gòu)的示意圖；

圖2示出了根據(jù)實(shí)施例之一的、將現(xiàn)有技術(shù)的傳輸門中的一個標(biāo)準(zhǔn)NMOS晶體管替換為本征NMOS晶體管的傳輸門及其下拉電路結(jié)構(gòu)的示意圖；

圖3示出了根據(jù)實(shí)施例之一的、將現(xiàn)有技術(shù)的傳輸門中的一個標(biāo)準(zhǔn)NMOS晶體管替換為本征NMOS晶體管、并在現(xiàn)有技術(shù)的下拉電路中串聯(lián)柵極與漏極直連的NMOS晶體管的示意圖；

圖4示出了根據(jù)實(shí)施例之一的、含本征NMOS晶體管的傳輸門與含標(biāo)準(zhǔn)NMOS晶體管的傳輸門的交流響應(yīng)的仿真波形圖。

圖5示出了根據(jù)實(shí)施例之一的、含有本征NMOS晶體管以及柵漏直連的NMOS晶體管的傳輸門及其下拉電路結(jié)構(gòu)與含有本征NMOS晶體管但不含柵漏直連的NMOS晶體管的傳輸門的下拉電路結(jié)構(gòu)漏電的仿真波形圖。

具體實(shí)施方式

在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。

應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明提出的技術(shù)方案。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。

通常，現(xiàn)有技術(shù)中高電壓閾值(V_th)的器件含有傳輸門電路與后續(xù)的下拉電路。傳輸門是一種傳輸模擬信號的模擬開關(guān)，CMOS傳輸門通常由一個PMOS晶體管和一個NMOS晶體管并聯(lián)而成。如圖1，示出了現(xiàn)有技術(shù)的傳輸門及其下拉電路結(jié)構(gòu)的示意圖。

圖1所示的傳輸門電路由一對PMOS晶體管M1和NMOS晶體管M2組成，并且，PMOS晶體管M1由其柵極連接的信號針I(yè)E_N控制，NMOS晶體管M2由其柵極連接的信號針I(yè)E_P控制，IE_N和IE_P的邏輯電平高低相反。傳輸門在邏輯電路中的工作原理為：

(1)當(dāng)IE_P為低電平，IE_N為高電平時，由于NMOS晶體管 M2的柵源電壓V_gs≤0，PMOS晶體管M1的柵源電壓V_gs≥0，因此NMOS晶體管M2和PMOS晶體管M1均為截止?fàn)顟B(tài)，傳輸門相當(dāng)于開關(guān)斷開。

(2)當(dāng)IE_P為高電平，IE_N為低電平時，由于NMOS晶體管M2的柵源電壓V_gs≥0，PMOS晶體管M1的柵源電壓V_gs≤0，因此NMOS晶體管M2和PMOS晶體管M1中至少有一只晶體管為導(dǎo)通狀態(tài)，使得IN＝OUT。這相當(dāng)于開關(guān)接通，傳輸門開始對信息進(jìn)行傳輸。

(3)進(jìn)一步的，當(dāng)IE_P＝VDDIO，IE_N＝0V時，IN由0-(VDDIO-V_th)的范圍變化時，NMOS晶體管M2的柵源電壓V_gs≥V_th，NMOS晶體管M2導(dǎo)通；當(dāng)IN由V_th-VDDIO的范圍變化時，PMOS晶體管M1的柵源電壓V_gs≤V_th，PMOS晶體管M1導(dǎo)通；即，當(dāng)IN在0-VDDIO的范圍內(nèi)變化時，NMOS晶體管M2和PMOS晶體管M1中至少有一只晶體管導(dǎo)通，使得IN＝OUT，這相當(dāng)于開關(guān)接通，傳輸門傳輸信息。

上述傳輸門的后續(xù)下拉電路則通常由連接在傳輸門電路的輸出端和地之間的NMOS晶體管M3制成，其中，該NMOS晶體管M3也由柵極連接的信號針I(yè)E_N控制，該信號針I(yè)E_N與PMOS晶體管M1的信號針I(yè)E_N相同。

進(jìn)一步的，當(dāng)IE_P為邏輯低電平且IE_N為邏輯高電平時，NMOS晶體管M2的柵源電壓V_gs≤0，PMOS晶體管M1的柵源電壓V_gs≥0，因此NMOS晶體管M2和PMOS晶體管M1均為截止?fàn)顟B(tài)，傳輸門電路截止。而下拉電路中的NMOS晶體管M3的柵源電壓V_gs>V_th，晶體管M3導(dǎo)通，因而下拉電路導(dǎo)通；

當(dāng)IE_P為邏輯高電平且IE_N為邏輯低電平時，NMOS晶體管M2的柵源電壓V_gs≥0，PMOS晶體管M1的柵源電壓V_gs≤0，因此NMOS晶體管M2和PMOS晶體管M1中至少有一只晶體管為導(dǎo)通狀態(tài)，使得IN＝OUT，這相當(dāng)于開關(guān)接通，傳輸門電路導(dǎo)通。而下拉電路中的NMOS晶體管M3的柵源電壓V_gs＝0<V_th，晶體管M3截止，即下拉電路截止。

在現(xiàn)有技術(shù)中，在電源電壓(VDDIO)較低(通常在一至兩倍閾值之間，即V_th<VDDIO<2V_th)的情況下，當(dāng)傳輸門的輸入電壓在 邏輯低電平的最大值和邏輯高電平的最小值之間(V_IL-V_IH)的不滿幅情況下，NMOS晶體管M1的柵源電壓V_gs(V_IH)或者PMOS晶體管M2的柵源電壓V_gs(VDDIO-V_IL)較低，并接近其電壓閾值V_th，而電壓閾值V_th較高，因此PMOS晶體管M1和NMOS晶體管M2難以在輸入的上升沿和下降沿被迅速開啟，因而將顯著地影響傳輸門的交流性能。

為了解決當(dāng)輸入為非滿擺幅且電源電壓較低時傳輸門的交流性能下降的問題，本發(fā)明提出了一種新的傳輸門電路。圖2示出了根據(jù)實(shí)施例之一的、將現(xiàn)有技術(shù)的傳輸門中的一個標(biāo)準(zhǔn)NMOS晶體管替換為本征NMOS晶體管的邏輯電路的示意圖。圖中的M2為本征NMOS晶體管，與其共同組成傳輸門的M1則為標(biāo)準(zhǔn)PMOS晶體管。由于本征NMOS晶體管M2的閾值V_th較低，因此M2的柵源電壓V_gs(VDDIO-V_IL)遠(yuǎn)高于閾值V_th，因此易于在下降沿導(dǎo)通。此外，相比于具有高電壓閾值V_th的M1來說，在處于上升沿時,M2的柵源電壓V_gs(VDDIO-V_IH)也足夠高，M2可以迅速地導(dǎo)通,因而也對M1由于較低的柵源電壓V_gs導(dǎo)致的緩慢響應(yīng)形成了補(bǔ)償。

在現(xiàn)有技術(shù)的傳輸門的后續(xù)下拉電路中，當(dāng)IE_P為邏輯低電平，并且IE_N為邏輯高電平時，NMOS晶體管M3的柵源電壓V_gs>V_th，NMOS晶體管M3導(dǎo)通，下拉電路導(dǎo)通。但在現(xiàn)有技術(shù)的下拉電路結(jié)構(gòu)中會出現(xiàn)漏電現(xiàn)象：即無論本征NMOS晶體管的閾值V_th為正電壓或負(fù)電壓，當(dāng)輸入為邏輯低電平且為負(fù)電壓時，會有從地流向傳輸門輸入端的漏電現(xiàn)象發(fā)生。需要注意的是，輸入不應(yīng)低于-0.3V，即按照J(rèn)EDEC標(biāo)準(zhǔn)的V_IL的最小值。

進(jìn)一步的，如果本征NMOS晶體管的閾值V_th為負(fù)電壓，當(dāng)輸入為邏輯低電平且為正電壓時，也會有從傳輸門輸入端流向地的漏電現(xiàn)象發(fā)生。需要注意的是，輸入也不應(yīng)高于NMOS晶體管的電壓閾值的絕對值|V_th|。

需要注意的是，當(dāng)M2為本征NMOS時，可能存在在從輸入端到地或從地到輸入端的漏電問題。這也會影響下拉電路的性能。

本發(fā)明提供了一種方法，用于解決現(xiàn)有技術(shù)以及上述實(shí)施例中存在漏電現(xiàn)象的問題。圖3示出了一種新的邏輯電路結(jié)構(gòu)的示意圖，該 邏輯電路結(jié)構(gòu)根據(jù)實(shí)施例之一將現(xiàn)有技術(shù)的傳輸門中的標(biāo)準(zhǔn)NMOS晶體管替換為本征NMOS晶體管、并在現(xiàn)有技術(shù)的下拉電路中串聯(lián)柵漏直連的NMOS晶體管。在該邏輯電路結(jié)構(gòu)的傳輸門電路中，用本征NMOS晶體管M2替換了現(xiàn)有技術(shù)中的標(biāo)準(zhǔn)NMOS晶體管，并在現(xiàn)有技術(shù)的下拉電路中串聯(lián)了柵漏直連的NMOS晶體管M4。NMOS晶體管M4的柵極和漏極直連到傳輸門電路的輸出端，而NMOS晶體管M4的源極與NMOS晶體管M3的漏極相連。需要說明的是，傳輸門電路中的PMOS晶體管M1和下拉電路中的NMOS晶體管M3的柵極由相同的信號針I(yè)E_N控制，該信號針I(yè)E_N的邏輯電平與控制本征NMOS晶體管M2的柵極的信號針I(yè)E_P的邏輯電平高低相反。

進(jìn)一步的，當(dāng)IE_P為邏輯高電平，而IE_N為邏輯低電平時，傳輸門電路導(dǎo)通，下拉電路截止。由于M2為本征NMOS晶體管，由于本征NMOS晶體管M2的閾值V_th較低，因此M2的柵源電壓V_gs(VDDIO-V_IL)遠(yuǎn)高于閾值V_th，因此易于在下降沿導(dǎo)通。此外，相比于具有高電壓閾值V_th的M1來說，在處于上升沿時，M2的柵源電壓V_gs(VDDIO-V_IH)也足夠高，M2可以迅速地導(dǎo)通，因而也對M1由于較低的柵源電壓V_gs導(dǎo)致的緩慢響應(yīng)形成了補(bǔ)償。因此，本征NMOS晶體管在電路中的應(yīng)用有效地解決了在低電壓電源供電時的交流響應(yīng)問題。

而當(dāng)IE_P為邏輯低電平且IE_N為邏輯高電平時，PMOS晶體管M1的柵源電壓V_gs≥0，因此PMOS晶體管M1為截止?fàn)顟B(tài)。而下拉電路中的NMOS晶體管M3的柵源電壓V_gs≥0，晶體管M3導(dǎo)通，因而下拉電路導(dǎo)通。本征NMOS晶體管的狀態(tài)討論如下：

根據(jù)本發(fā)明的一個實(shí)施例，如果傳輸門電路的輸入為不低于-0.3V的負(fù)電壓，由于本征NMOS晶體管的電壓閾值V_th較低，因此本征NMOS晶體管M2可以導(dǎo)通。然而，由于晶體管M4的柵極和源極之間的電壓V_gs＝0，M4截止，因此，本征NMOS晶體管M2和下拉電路NMOS晶體管M3均工作在深三極管區(qū)，沒有從地流向傳輸門輸入端的漏電現(xiàn)象，傳輸門的輸出與輸入一致均為邏輯低電平。

根據(jù)本發(fā)明的另一實(shí)施例，如果本征NMOS晶體管的電壓閾值 V_th為負(fù)電壓，并且傳輸門的輸入為不高于NMOS晶體管的電壓閾值的絕對值|V_th|的正電壓，雖然M2導(dǎo)通，但由于標(biāo)準(zhǔn)NMOS晶體管M4的電壓閾值V_th遠(yuǎn)高于本征NMOS晶體管M2的電壓閾值的絕對值|V_th|，因此M4的柵源電壓V_gs低于其閾值V_th，NMOS晶體管M4截止。沒有從傳輸門輸入端流向地的漏電現(xiàn)象，傳輸門的輸出與輸入一致均為邏輯低電平。

根據(jù)本發(fā)明的又一實(shí)施例，當(dāng)傳輸門的輸入為浮動的，由于沒有其他漏電，M3處于深三極管區(qū)域并下拉至地，而M4因其V_ds＝V_gs<V_th而截止，輸出為邏輯低電平。

根據(jù)本發(fā)明的實(shí)施例，圖4示出了含本征NMOS晶體管的傳輸門與含標(biāo)準(zhǔn)NMOS晶體管的傳輸門的交流響應(yīng)的仿真波形圖。其中，電源電壓VDDIO＝1.62V，曲線①為傳輸門的輸入信號，其頻率為5MHz，電壓幅度在0.324-1.134V之間。曲線②為具有標(biāo)準(zhǔn)NMOS晶體管的傳輸門電路的響應(yīng)模擬圖，該響應(yīng)的幅度在0.324-0.386V之間，由于在上升沿，傳輸門電路中的PMOS的柵源電壓V_gs(即V_IH)較低，接近其閾值電壓V_th，因此其不能夠順利導(dǎo)通，邏輯功能失效。曲線③為具有本征NMOS晶體管的傳輸門電路的響應(yīng)模擬圖，該響應(yīng)的幅度在0.324-1.134V之間，由于傳輸門電路中的本征NMOS晶體管的柵源電壓V_gs(即VDDIO-V_IH)仍然足夠高，能夠在上升沿補(bǔ)償PMOS晶體管的柵源電壓V_gs(即V_IH)，因此其能夠順利導(dǎo)通，邏輯功能正常。

根據(jù)本發(fā)明的實(shí)施例，圖5示出了含有本征NMOS晶體管以及柵漏直連的NMOS晶體管的傳輸門及其下拉電路結(jié)構(gòu)與含有本征NMOS晶體管但不含柵漏直連的NMOS晶體管的傳輸門的下拉電路結(jié)構(gòu)漏電的仿真波形圖。其中，本征NMOS晶體管的閾值電壓V_th為正電壓。在電源電壓為5.5V時，曲線①為傳輸門的輸入信號，其范圍為-0.3-5.5V。曲線②為當(dāng)后續(xù)下拉電路中不含柵漏直連的NMOS晶體管時的漏電曲線，當(dāng)輸入電壓為-0.3V時，漏電流為42.9μA。曲線③為當(dāng)后續(xù)下拉電路中含有柵漏直連的NMOS晶體管時的漏電曲線，當(dāng)輸入電壓為-0.3V時，漏電流少于10nA。

進(jìn)一步的，在電源電壓為1.62V時，曲線④為傳輸門的輸入信號， 其范圍為-0.3V-1.62V。曲線⑤為當(dāng)后續(xù)下拉電路中不含柵漏直連的NMOS晶體管時的漏電曲線，當(dāng)輸入電壓為-0.3V時，漏電流為40.5μA。曲線⑥為當(dāng)后續(xù)下拉電路中含有柵漏直連的NMOS晶體管時的漏電曲線，當(dāng)輸入電壓為-0.3V時，漏電流少于10nA。

由圖4和圖5中的曲線可見，具有本征NMOS晶體管的傳輸門電路能夠在上升沿和下降沿順利導(dǎo)通，有效地發(fā)揮邏輯功能。并且，添加?xùn)怕┲边B的NMOS晶體管的下拉電路能夠有效地減少漏電流，有效地克服了現(xiàn)有技術(shù)的缺陷和不足。

本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。