1.一種傳輸門及其下拉電路結(jié)構(gòu)，包括并聯(lián)在信號輸入端和信號輸出端之間的第一NMOS晶體管和PMOS晶體管，以及信號輸出端與地之間的第二NMOS晶體管，其中所述PMOS晶體管的襯底連接到電源電壓且所述第一NMOS晶體管的襯底連接到地，所述第一NMOS晶體管的柵極連接到第一信號針，所述PMOS晶體管和第二NMOS晶體管的柵極連接到第二信號針，其特征在于：所述第一NMOS晶體管為本征NMOS晶體管。
2.如權(quán)利要求1所述的傳輸門及其下拉電路結(jié)構(gòu)，其特征在于：所述第一NMOS晶體管的漏極和PMOS晶體管的漏極與信號輸入端相連，所述第一NMOS晶體管的源極、PMOS晶體管的源極和第二NMOS晶體管的漏極與信號輸出端相連，所述第二NMOS晶體管的源極連接到地。
3.如權(quán)利要求2所述的傳輸門及其下拉電路結(jié)構(gòu)，其特征在于：所述PMOS晶體管為標準PMOS晶體管，所述第二NMOS晶體管為標準NMOS晶體管。
4.如權(quán)利要求3所述的傳輸門及其下拉電路結(jié)構(gòu)，其特征在于：所述第一NMOS晶體管由連接到其柵極的第一信號針控制，所述標準PMOS晶體管與第二NMOS晶體管由共同連接到其柵極的第二信號針控制。
5.如權(quán)利要求4所述的傳輸門及其下拉電路結(jié)構(gòu)，其特征在于：當所述傳輸門電路分別處于導(dǎo)通和截止狀態(tài)時，控制所述第一NMOS晶體管的第一信號針分別具有邏輯高電平和邏輯低電平，而控制所述PMOS晶體管和第二NMOS晶體管的第二信號針分別具有邏輯低電平和邏輯高電平。
6.如權(quán)利要求5所述的傳輸門及其下拉電路結(jié)構(gòu)，其特征在于：所述第二信號針與第一信號針的邏輯電平高低相反。
7.一種傳輸門及其下拉電路結(jié)構(gòu)，包括并聯(lián)在信號輸入端和信號輸出端之間的第一NMOS晶體管和PMOS晶體管，其中所述PMOS晶體管的襯底連接到電源電壓且所述第一NMOS晶體管的襯底連接到地，所述第一NMOS晶體管連接到第一信號針，PMOS晶體管的 柵極連接到第二信號針，其特征在于：第一NMOS晶體管為本征NMOS晶體管，且包括串聯(lián)在信號輸出端與地之間的柵極與漏極直連的第二NMOS晶體管以及第三NMOS晶體管，所述第三NMOS晶體管的柵極連接到第二信號針。
8.如權(quán)利要求7所述的傳輸門及其下拉電路結(jié)構(gòu)，其特征在于：所述第一NMOS晶體管的漏極和PMOS晶體管的漏極與信號輸入端相連，所述第一NMOS晶體管的源極、PMOS晶體管的源極、所述第二NMOS晶體管的柵極與漏極與信號輸出端相連，所述第三NMOS晶體管的漏極與第二NMOS晶體管的源極相連，所述第二NMOS晶體管的襯底與第三NMOS晶體管的源極連接到地。
9.如權(quán)利要求8所述的傳輸門及其下拉電路結(jié)構(gòu)，其特征在于：所述PMOS晶體管為標準PMOS晶體管，所述第二NMOS晶體管和第三NMOS晶體管均為標準NMOS晶體管。
10.如權(quán)利要求9所述的傳輸門及其下拉電路結(jié)構(gòu)，其特征在于：本征NMOS晶體管由連接到其柵極的第一信號針控制，所述標準PMOS晶體管與第三NMOS晶體管由共同連接到其柵極的第二信號針控制。
11.如權(quán)利要求10所述的傳輸門及其下拉電路結(jié)構(gòu)，其特征在于：當所述傳輸門電路分別處于導(dǎo)通和截止狀態(tài)時，控制所述本征NMOS晶體管的第一信號針分別具有邏輯高電平和邏輯低電平，而控制所述標準PMOS晶體管和第三NMOS晶體管的第二信號針分別具有邏輯低電平和邏輯高電平。
12.如權(quán)利要求11所述的傳輸門及其下拉電路結(jié)構(gòu)，其特征在于：所述第二信號針與連接到本征NMOS晶體管柵極的第一信號針的邏輯電平高低相反。