技術總結(jié)
本發(fā)明提供一種傳輸門及其下拉電路結(jié)構(gòu)，包括并聯(lián)在信號輸入端和信號輸出端之間的第一NMOS晶體管和PMOS晶體管，其中所述PMOS晶體管的襯底連接到電源電壓且所述第一NMOS晶體管的襯底連接到地，所述第一NMOS晶體管連接到第一信號針，PMOS晶體管的柵極連接到第二信號針，其特征在于：第一NMOS晶體管為本征NMOS晶體管，且包括串聯(lián)在信號輸出端與地之間的柵極與漏極直連的第二NMOS晶體管以及第三NMOS晶體管，所述第三NMOS晶體管的柵極連接到第二信號針。本發(fā)明針對高電壓閾值器件電路，能夠使得具有本征NMOS晶體管的傳輸門電路即使在較低的電源電壓下且輸入信號為不滿幅的情況下保持在上升沿和下降沿順利導通，有效地發(fā)揮邏輯功能。并且，添加柵漏直連的NMOS晶體管的下拉電路能夠在較大的電源電壓范圍內(nèi)有效地減少漏電流。

技術研發(fā)人員：耿彥;陳捷;朱愷
受保護的技術使用者：中芯國際集成電路制造（上海）有限公司
文檔號碼：201510341803
技術研發(fā)日：2015.06.18
技術公布日：2017.01.11