本發(fā)明涉及模擬集成電路領域，具體是一種用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構。

背景技術：

以智能手機、平板電腦、智能手環(huán)為代表的可攜持電子消費品改變了人們的生活。為此類電子消費品提供硬件支撐的核心芯片，借助越來越先進半導體工藝，不斷將原先分立元器件設計進行單片式集成，構成功能日益強大而功耗卻不斷降低的片上系統(tǒng)（SoC），低功耗成為設計此類便攜式設備的重要因素。作連接模擬世界與數字信號處理器之間的“橋梁”——模數轉換器更是上述片上系統(tǒng)不可缺少重要模塊。因此，人們對低耗的模擬-數字轉換器(ADC)的需求越來越強烈。

在現行通用的ADC架構中，相比流水線ADC、過采樣ADC以及折疊 ADC等幾種類型的模數轉換器，逐次逼近型ADC（Successive Approximation Register Analog to Digital Converter, SAR ADC）具有中高精度、中高速度、功耗低和占用面積小等優(yōu)點，最為關鍵的是在采用先進數字CMOS工藝下，相同設計指標采用電容型SAR架構的ADC的功耗最低。但是，傳統(tǒng)結構的SAR ADC仍然無法代替流水線ADC在高速應用領域的地位，因為其系統(tǒng)結構決定了每個轉換周期都需要進行至少N-1(N為模數轉換器的分辨率)次查找，這是該種結構的顯著缺陷，阻礙了SAR ADC相更高速領域的發(fā)展。

傳統(tǒng)SAR ADC由DAC電容陣列、比較器、控制時鐘產生電路、邏輯控制電路組成。一個轉換周期內SAR ADC的工作流程如下所示：

1、DAC電容陣列對輸入信號進行采樣，所需要的時間為Tsample;

2、對DAC電容陣列上存儲的電荷與可變的基準電壓進行逐次比較判斷，該過程分為N(N為模數轉換器的分辨率)循環(huán)，每個循環(huán)都要經歷比較器鎖定(TCMP)、邏輯控制電路的傳遞延遲(TDgital)、DAC建立到要求精度(TDAC)三個步驟，其中最后一個循環(huán)只需比較器完成比較工作。由以上分析可以計算出傳統(tǒng)SAR ADC 每個時鐘周期的最短時間為：TADC=Tsample+ TCMPxN+ (TDgital + TDAC)xN-1

Flash型ADC，又稱為全并行ADC或閃爍型ADC，是實現模數轉換最快的也是最直接的結構形式。它由參考電壓生成網絡(通常是由電阻串分壓組成)、一串比較器和編碼邏輯塊組成。輸入信號同步與各個基準電壓比較經比較器產生溫度計碼，溫度計碼經過編碼器產生二進制輸出數字。由于不用逐次比較，它對N 位數據不是轉換 N 次，而是只轉換一次，而且它的轉換速度僅取決于比較器的速度，所以這種結構的 ADC 在各種結構中是轉換速度最快的。但是，這種超高速是以犧牲 ADC 功耗、面積等條件為代價的。由于一個 n 位Flash ADC 至少需要 2n個等值分壓電阻，2n-1 個比較器以及相關的數字編碼器和寄存器等。所以，一般情況下考慮到功功耗和芯片面積Flash ADC 的精度不會超過8位。

綜上所述，SAR ADC 具有低功耗、高精度、中等速度等優(yōu)點，Flash ADC具有相對簡單的結構和很高是轉換速度等優(yōu)點，可以將Flash和SAR相結合，彌補SAR ADC 在速度上的不足，實現速度、精度和功耗之間的一種很好的折中。

技術實現要素：
本發(fā)明的目的是提供一種用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，以解決現有技術存在的問題。

為了達到上述目的，本發(fā)明所采用的技術方案為：

用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：包括第一級全并行模擬數字轉換器Flash ADC、第二級逐次逼近模擬數字轉換器SAR ADC、數字校準電路、共享開關S1和S2；

所述第一級全并行模擬數字轉換器由內置比較器的3.5-bit Flash單片機、數字編碼電路構成，3.5-bit Flash單片機中的比較器作為第一比較器，第二級逐次逼近模擬數字轉換器由第二比較器、高位DAC電容陣列、低位DAC電容陣列、高位電容底極板電平切換控制器、低位電容底極板電平切換控制器構成，其中高位DAC電容陣列、低位DAC電容陣列作為采樣電容陣列，高位DAC電容陣列的底極板端與高位電容底極板電平切換控制器連接，低位DAC電容陣列的底極板端與低位電容底極板電平切換控制器連接，高位DAC電容陣列的頂極板端與低位DAC電容陣列的頂極板端共接后，共接端通過共享開關S1與3.5-bit Flash單片機輸入端連接，共接端還通過共享開關S2與第二比較器的輸入端連接，由共享開關S1和S2實現第一級全并行模擬數字轉換器Flash ADC和第二級逐次逼近模擬數字轉換器SAR ADC分時復用采樣電容陣列；

第一級全并行模擬數字轉換器Flash ADC中，3.5-bit Flash單片機以第一采樣時鐘信號CLKD1作為控制信號，3.5-bit Flash單片機的輸出信號作為高位電容底極板電平切換控制器的控制信號，同時3.5-bit Flash單片機的輸出信號還送入數字編碼電路的輸入端，數字編碼電路輸出端與數字校準電路其中一個輸入端連接；

第二級逐次逼近模擬數字轉換器SAR ADC中，第二比較器以第二采樣時鐘信號CLKD2作為控制信號，第二比較器的輸出信號作為低位電容底極板電平切換控制器的控制信號，第二比較器的輸出信號還送數字校準電路另一個輸入端；

采樣電容陣列以采樣時鐘信號CLKS作為控制信號，當采樣時鐘信號CLKS為高電平時對輸入信息進行采樣，并將采樣的信號以電荷的形式存儲在采樣電容陣列的頂級板端上，此時共享開關S1、S2均處于斷開狀態(tài)；

采樣結束后關閉共享開關S1，第一級全并行模擬數字轉換器Flash ADC中，3.5-bit Flash單片機在第一采樣時鐘信號CLKD1控制下開始第一級高位的量化過程，對高位DAC電容陣列所采樣的信號進行量化，然后將量化得到的輸出作為高位電容底極板電平切換控制器的控制信號，控制高位DAC電容陣列底極板的電平切換；

第一級高位的量化結束后斷開共享開關S1、關閉共享開關S2，第二級逐次逼近模擬數字轉換器SAR ADC中，第二比較器在第二采樣時鐘信號CLKD2的控制下開始第二級低位的量化過程，對低位DAC電容陣列所采樣的信號進行量化，然后將量化得到的輸出作為低位電容底極板電平切換控制器的控制信號，低位電容底極板電平切換控制器根據第二比較器的量化結果控制低位DAC電容陣列底極板的電平切換，第二級量化結束后斷開S2。

所述的用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：所述第一級全并行模擬數字轉換器Flash ADC中利用3.5-bit Flash單片機對所采樣的信號量化并得到14位溫度計碼，經過數字編碼電路編碼后得到4位二進制碼，其中二進制碼的最低位是冗余位，用于數字校準；第二級逐次逼近模擬數字轉換器SAR ADC中第二比較器對所采樣的信號量化后得到二進制碼。

所述的用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：所述數字校準電路將第一級全并行模擬數字轉換器Flash ADC經數字編碼電路后得到的二進制數字輸出碼的最低位，與第二級逐次逼近模擬數字轉換器SAR ADC得到的二進制數字輸出碼的最高位錯位相加，得到最終的二進制數字輸出碼，第一級全并行模擬數字轉換器Flash ADC中冗余位的使用降低了因比較器失調電壓為轉換帶了的誤差。

所述的用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：所述數字編碼電路包括溫度計碼-格雷碼轉換電路、格雷碼-二進制碼轉換電路，為了有效的消除由于比較器因為亞穩(wěn)態(tài)而帶來的數字輸出錯誤，通常使用格雷碼作為中間碼，置于溫度計碼與二進制碼之間，將溫度計碼先轉換為格雷碼，再將格雷碼轉換為二進制碼。

所述的用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：所述高位DAC電容陣列分為兩個陣列，其總電容值為448C，每一陣列都由14個電容值為16C的電容組成，從最高位到最低位將其分成128C、64C、32C三組，兩列分別通過共享開關S1與3.5-bit Flash單片機輸入端連接；

所述低位DAC電容陣列分為兩個陣列，其總電容值為64C，每一陣列從最高位到最低位的電容分別為16C、8C、4C、2C、1C、1C，其中一列通過共享開關S2與第二比較器的正端相連，另一列通過共享開關S2與第二比較器的負端相連。

所述的用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：高位電容底極板電平切換控制器、低位電容底極板電平切換控制器中分別基于HCSR算法實現對對應電容陣列底極板電容的電平切換，其中：

所述的HCSR算法對高位DAC電容陣列底極板電容的電平切換原理為：

當所述第一級全并行模擬數字轉換器Flash ADC的最高位量化結果為000時，高位DAC電容陣列中與第二比較器正端相連的128C/64C/32C電容底極板由VCM切換到VREF，與第二比較器正端相連的128C/64C/32C電容底極板由VCM切換到0；當所述第一級Flash ADC的最高位量化結果為001時，高位DAC電容陣列中與第二比較器正端相連的128C/32C電容底極板由VCM切換到VREF，68C電容底極板保持連接VCM不變，與第二比較器負端相連的128C/32C電容底極板由VCM切換到0，68C電容底極板保持連接VCM不變；當所述第一級Flash ADC的最高位量化結果為010時，高位DAC電容陣列中與第二比較器正端相連的68C/32C電容底極板由VCM切換到VREF，128C電容底極板保持連接VCM不變，與第二比較器負端相連的68C/32C電容底極板由VCM切換到0，128C電容底極板保持連接VCM不變；

當所述第一級全并行模擬數字轉換器Flash ADC的最高位量化結果為011時，高位DAC電容陣列中與第二比較器正端相連的32C電容底極板由VCM切換到VREF，128C/68C電容底極板保持連接VCM不變，與第二比較器負端相連的32C電容底極板由VCM切換到0，128C/68C電容底極板保持連接VCM不變；同理，當所述第一級全并行模擬數字轉換器Flash ADC的最高位量化結果為100、101、110、111時，與上述四種切換方式正好相反。

所述的HCSR算法對低位DAC電容陣列底極板電容的電平切換原理為：

當所述第二級逐次逼近模擬數字轉換器SAR ADC中低位DAC電容陣列的最高位量化結果為0時，與第二比較器正端相連的16C電容底極板由VCM切換到VREF，與第二比較器負端相連的16C電容底極板由VCM切換到0；當所述第二級逐次逼近模擬數字轉換器SAR ADC中低位DAC電容陣列的最高位量化結果為1時，第二比較器正、負端相連的16C電容底極板保持連接VCM不變，將與第二比較器負端相連的32C電容底極板由0切換到VCM；低位DAC電容陣列中8C電容底極板的切換方式要根據上次和本次的量化結果共同所決定，當上次和本次的量化結果為00時，與第二比較器正端相連的8C電容底極板由VCM切換到VREF，與第二比較器負端相連的8C電容底極板由VCM切換到0；當上次和本次的量化結果為01時，第二比較器正、負端相連的8C電容底極板保持連接VCM不變，將與第二比較器負端相連的16C電容底極板由0切換到VCM；當上次和本次的量化結果為10時，與第二比較器正端相連的8C電容底極板由VCM切換到VREF，與第二比較器負端相連的8C電容底極板由VCM切換到0；當上次和本次的量化結果為11時，與第二比較器正端相連的8C電容底極板由VCM切換到0，與第二比較器負端相連的8C電容底極板由VCM切換到VREF；同理，低位DAC電容陣列中4C/2C/C/C電容底極板的切換方式與8C的切換方式相同，都是根據本次和上次的量化結果共同所決定。

本發(fā)明具有以下有益效果：

本發(fā)明提出的全并行—逐次逼近模擬數字轉換器的混合型兩級結構結合了Flash ADC快速轉換的特點，相對于現有的SAR ADC結構具有較高的采樣速率；由于加入的Flash ADC位數較低，并且采用了動態(tài)比較器結構，在較高的采樣時鐘控制下，動態(tài)比較器消耗的功耗很??；利用采樣電路共享技術讓Flash與SAR共用一個采樣電路，相對于現有的Flash-SAR混合型結構減少了采樣電路的個數，從而降低了功耗和芯片面積；SAR ADC中采用了提出的新型開關策略—HCSR算法，大大降低了電容開關在頻繁切換過程中的功耗。本發(fā)明與現有的MCS開關策略相比較,電容陣列所需的總電容數縮小一倍，整個電容底極板的電平切換平均功耗降低81.22%。當然，實施本發(fā)明的任一產品并不一定需要同時達到以上所述的所有優(yōu)點。

附圖說明

圖1為本發(fā)明提供的應用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構示意圖。

圖2為本發(fā)明提供的應用于全并行—逐次逼近模擬數字轉換器采樣和量化過程的時序圖。

圖3為本發(fā)明和現有MCS和Monotonic兩種技術的量化結果的電容開關切換能量消耗對比圖。

圖4為本發(fā)明實施例提供的全并行—逐次逼近模擬數字轉換器的仿真結果示意圖。

具體實施方式

本發(fā)明實施例提供了一種用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，如圖1所示，其包括第一級全并行模擬數字轉換器Flash ADC和第二級逐次逼近模擬數字轉換器SAR ADC、數字校準電路、采樣電路共享開關。第一級全并行模擬數字轉換器包括第一采樣電路、3.5-bit Flash單片機、數字編碼電路。第二級逐次逼近模擬數字轉換器包括第二采樣電路、高位電容底極板電平切換控制器和低位電容底極板電平切換控制器、第二比較器、高位DAC電容陣列和低位DAC電容陣列;其中DAC電容陣列即為數字模擬轉換器電容陣列，其中DAC全稱為Digital analog converter，其中SAR ADC 全稱為Successive Approximation Register Analog to Digital Converter。

共享開關S1、S2用來實現第一級全并行模擬數字轉換器Flash ADC和第二級逐次逼近模擬數字轉換器SAR ADC分時復用一個采樣電容陣列，采樣電容為第二級逐次逼近模擬數字轉換器SAR ADC的電容陣列。當采樣時鐘CLKS為高電平時對輸入信息進行采樣，并將信號以電荷的形式存儲在采樣電容的頂級板上。同時共享開關S1、S2處于斷開狀態(tài)。采樣結束后關閉共享開關S1，第一級全并行模擬數字轉換器Flash ADC在第一采樣時鐘信號CLKD1控制下對高位DAC電容陣列所采樣的信號進行量化。同時，將量化得到的輸出作為高位電容底極板電平切換控制器的控制信號，控制高位DAC電容陣列底極板的電平切換。第一級量化結束后斷開共享開關S1、關閉共享開關S2，第二比較器在第二采樣時鐘信號CLKD2的控制下開始第二級逐次逼近模擬數字轉換器SAR ADC低位的量化過程，低位電容底極板電平切換控制器根據第二比較器的量化結果，控制低位DAC電容陣列底極板的電平切換。第二級量化結束后斷開共享開關S2。

如圖2所示，圖2為第一級全并行模擬數字轉換器Flash ADC和第二級逐次逼近模擬數字轉換器采樣SAR ADC和量化的時序圖。采樣階段，即采樣時鐘信號CLKS為高電平的時候，輸入信號連接到采樣電容的頂極板，同時共享開關S1、S2處于斷開狀態(tài)。其中，采樣電容為第二級逐次逼近模擬數字轉換器采樣SAR ADC的電容陣列。當CLKS的下降沿來臨時，對輸入的模擬信號進行采樣。保持階段，輸入信號以電荷的形式存儲在采樣電容的頂極板上。第一級全并行模擬數字轉換器Flash ADC量化階段，采樣結束的同時觸發(fā)共享開關S1閉合，為第一級量化做準備。當第一級量化時鐘CLKD1來臨時第一級全并行模擬數字轉換器Flash ADC開始對采樣信號的高位進行量化。同時也將得到的量化結果利用傳統(tǒng)的HCSR算法控制控制第二級逐次逼近模擬數字轉換器采樣SAR ADC的高位DAC電容陣列的電容下極板的切換方式。當第一級量化結束的同時，觸發(fā)共享開關S2閉合、S1斷開，使得采樣電容完成第二級的電荷的重新分配。當第二級逐次逼近模擬數字轉換器采樣SAR ADC中比較器的控制信號CLKD2時，第二級逐次逼近模擬數字轉換器采樣SAR ADC開始對采樣信號的低位進行量化。量化結果經由HCSR算法控制低位DAC電容陣列底極板電平切換，持續(xù)到最低位量化過程的完成。當第二級量化結束的同時觸發(fā)共享開關S2斷開

上面所述高位電容底極板電平切換控制器通過提出的HCSR算法對高位和低位DAC電容陣列底極板電平進行控制，HCSR算法全稱為higher capacitor skipped-or-reused, 即高位電容跳過與復用算法；

HCSR算法對高位DAC電容陣列底極板電容的電平切換過程為：

當第一級全并行模擬數字轉換器Flash ADC的最高位量化結果為000時，高位DAC電容陣列中與第二比較器正端相連的128C/64C/32C電容底極板由VCM切換到VREF，與第二比較器正端相連的128C/64C/32C電容底極板由VCM切換到0；當第一級全并行模擬數字轉換器Flash ADC的最高位量化結果為001時，高位DAC電容陣列中與第二比較器正端相連的128C/32C電容底極板由VCM切換到VREF，68C電容底極板保持連接VCM不變，與第二比較器負端相連的128C/32C電容底極板由VCM切換到0，68C電容底極板保持連接VCM不變；當所述第一級Flash ADC的最高位量化結果為010時，高位DAC電容陣列中與第二比較器正端相連的68C/32C電容底極板由VCM切換到VREF，128C電容底極板保持連接VCM不變，與第二比較器負端相連的68C/32C電容底極板由VCM切換到0，128C電容底極板保持連接VCM不變；

當第一級全并行模擬數字轉換器Flash ADC的最高位量化結果為011時，高位DAC電容陣列中與第二比較器正端相連的32C電容底極板由VCM切換到VREF，128C/68C電容底極板保持連接VCM不變，與第二比較器負端相連的32C電容底極板由VCM切換到0，128C/68C電容底極板保持連接VCM不變；同理，當第一級全并行模擬數字轉換器Flash ADC的最高位量化結果為100、101、110、111時，與上述四種切換方式正好相反。

HCSR算法對低位DAC電容陣列底極板電容的電平切換過程為：

當第二級逐次逼近模擬數字轉換器采樣SAR ADC中低位DAC電容陣列的最高位量化結果為0時，與第二比較器正端相連的16C電容底極板由VCM切換到VREF，與第二比較器負端相連的16C電容底極板由VCM切換到0；當第二級逐次逼近模擬數字轉換器采樣SAR ADC中低位DAC電容陣列的最高位量化結果為1時，第二比較器正、負端相連的16C電容底極板保持連接VCM不變，將與第二比較器負端相連的32C電容底極板由0切換到VCM；低位DAC電容陣列中8C電容底極板的切換方式要根據上次和本次的量化結果共同所決定，當上次和本次的量化結果為00時，與第二比較器正端相連的8C電容底極板由VCM切換到VREF，與第二比較器負端相連的8C電容底極板由VCM切換到0；當上次和本次的量化結果為01時，第二比較器正、負端相連的8C電容底極板保持連接VCM不變，將與第二比較器負端相連的16C電容底極板由0切換到VCM；當上次和本次的量化結果為10時，與第二比較器正端相連的8C電容底極板由VCM切換到VREF，與第二比較器負端相連的8C電容底極板由VCM切換到0；當上次和本次的量化結果為11時，與第二比較器正端相連的8C電容底極板由VCM切換到0，與第二比較器負端相連的8C電容底極板由VCM切換到VREF；同理，低位DAC電容陣列中4C/2C/C/C電容底極板的切換方式與8C的切換方式相同，都是根據本次和上次的量化結果共同所決定。

本發(fā)明提出的基于HCSR算法的逐次逼近模擬數字轉換器，其開關切換平均功耗為31.98 CV2REF。已經存在的MCS技術的開關切換平均功耗為170.29 CV2REF。本專利中逐次逼近模擬數字轉換器的開關切換功耗相較于已經存在的MCS技術降低81.22%，圖3展示是Monotonic, MCS和this paper分別量化10位結果的1024種結果中每一種量化結果對應的電容開關切換功耗。

在smic180nm工藝下，搭建好的該發(fā)明的電路，使用電路仿真工具Cadence Spectre對電路進行了仿真，圖4為是本發(fā)明的FFT仿真結果。

綜上所述，將SAR ADC與Flash ADC相結合，在SAR ADC對信號循環(huán)解析之前，利用Flash ADC并行轉換的特點將信號的高三位同時量化，剩下的位數由SAR ADC量化。這樣就減少了SAR在一個周期內的轉換次數，從而提高了SAR ADC的轉換速率。由于加入的Flash ADC位數較低，并且采用了動態(tài)比較器結構，在較高的采樣時鐘控制下，動態(tài)比較器消耗的功耗很小。同時，本結構中利用采樣電路共享技術讓Flash ADC與SAR共用一個采樣電路，相對于現有的Flash-SAR混合型結構，本發(fā)明減少了采樣電路的個數，從而降低了功耗和芯片面積。另外，SAR ADC中采用了提出的新型開關策略—SHBR算法，與現有的MCS開關策略相比較,電容陣列所需的總電容數縮小一倍，整個電容底極板的電平切換平均功耗降低81.22%。

以上公開的本發(fā)明優(yōu)選實施例只是用于幫助闡述本發(fā)明。優(yōu)選實施例并沒有詳盡敘述所有的細節(jié)，也不限制該發(fā)明僅為所述的具體實施方式。顯然，根據本說明書的內容，可作很多的修改和變化。本說明書選取并具體描述這些實施例，是為了更好地解釋本發(fā)明的原理和實際應用，從而使所屬技術領域技術人員能很好地理解和利用本發(fā)明。本發(fā)明僅受權利要求書及其全部范圍和等效物的限制。