1.用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：包括第一級全并行模擬數字轉換器Flash ADC、第二級逐次逼近模擬數字轉換器SAR ADC、數字校準電路、共享開關S1和S2；
所述第一級全并行模擬數字轉換器由內置比較器的3.5-bit Flash單片機、數字編碼電路構成，3.5-bit Flash單片機中的比較器作為第一比較器，第二級逐次逼近模擬數字轉換器由第二比較器、高位DAC電容陣列、低位DAC電容陣列、高位電容底極板電平切換控制器、低位電容底極板電平切換控制器構成，其中高位DAC電容陣列、低位DAC電容陣列作為采樣電容陣列，高位DAC電容陣列的底極板端與高位電容底極板電平切換控制器連接，低位DAC電容陣列的底極板端與低位電容底極板電平切換控制器連接，高位DAC電容陣列的頂極板端與低位DAC電容陣列的頂極板端共接后，共接端通過共享開關S1與3.5-bit Flash單片機輸入端連接，共接端還通過共享開關S2與第二比較器的輸入端連接，由共享開關S1和S2實現(xiàn)第一級全并行模擬數字轉換器Flash ADC和第二級逐次逼近模擬數字轉換器SAR ADC分時復用采樣電容陣列；
第一級全并行模擬數字轉換器Flash ADC中，3.5-bit Flash單片機以第一采樣時鐘信號CLKD1作為控制信號，3.5-bit Flash單片機的輸出信號作為高位電容底極板電平切換控制器的控制信號，同時3.5-bit Flash單片機的輸出信號還送入數字編碼電路的輸入端，數字編碼電路輸出端與數字校準電路其中一個輸入端連接；
第二級逐次逼近模擬數字轉換器SAR ADC中，第二比較器以第二采樣時鐘信號CLKD2作為控制信號，第二比較器的輸出信號作為低位電容底極板電平切換控制器的控制信號，第二比較器的輸出信號還送數字校準電路另一個輸入端；
采樣電容陣列以采樣時鐘信號CLKS作為控制信號，當采樣時鐘信號CLKS為高電平時對輸入信息進行采樣，并將采樣的信號以電荷的形式存儲在采樣電容陣列的頂級板端上，此時共享開關S1、S2均處于斷開狀態(tài)；
采樣結束后關閉共享開關S1，第一級全并行模擬數字轉換器Flash ADC中，3.5-bit Flash單片機在第一采樣時鐘信號CLKD1控制下開始第一級高位的量化過程，對高位DAC電容陣列所采樣的信號進行量化，然后將量化得到的輸出作為高位電容底極板電平切換控制器的控制信號，控制高位DAC電容陣列底極板的電平切換；
第一級高位的量化結束后斷開共享開關S1、關閉共享開關S2，第二級逐次逼近模擬數字轉換器SAR ADC中，第二比較器在第二采樣時鐘信號CLKD2的控制下開始第二級低位的量化過程，對低位DAC電容陣列所采樣的信號進行量化，然后將量化得到的輸出作為低位電容底極板電平切換控制器的控制信號，低位電容底極板電平切換控制器根據第二比較器的量化結果控制低位DAC電容陣列底極板的電平切換，第二級量化結束后斷開S2。
2.根據權利要求1所述的用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：所述第一級全并行模擬數字轉換器Flash ADC中利用3.5-bit Flash單片機對所采樣的信號量化并得到14位溫度計碼，經過數字編碼電路編碼后得到4位二進制碼，其中二進制碼的最低位是冗余位，用于數字校準；第二級逐次逼近模擬數字轉換器SAR ADC中第二比較器對所采樣的信號量化后得到二進制碼。
3.根據權利要求2所述的用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：所述數字校準電路將第一級全并行模擬數字轉換器Flash ADC經數字編碼電路后得到的二進制數字輸出碼的最低位，與第二級逐次逼近模擬數字轉換器SAR ADC得到的二進制數字輸出碼的最高位錯位相加，得到最終的二進制數字輸出碼，第一級全并行模擬數字轉換器Flash ADC中冗余位的使用降低了因比較器失調電壓為轉換帶了的誤差。
4.根據權利要求2所述的用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：所述數字編碼電路包括溫度計碼-格雷碼轉換電路、格雷碼-二進制碼轉換電路，為了有效的消除由于比較器因為亞穩(wěn)態(tài)而帶來的數字輸出錯誤，通常使用格雷碼作為中間碼，置于溫度計碼與二進制碼之間，將溫度計碼先轉換為格雷碼，再將格雷碼轉換為二進制碼。
5.根據權利要求1所述的用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：所述高位DAC電容陣列分為兩個陣列，其總電容值為448C，每一陣列都由14個電容值為16C的電容組成，從最高位到最低位將其分成128C、64C、32C三組，兩列分別通過共享開關S1與3.5-bit Flash單片機輸入端連接；
所述低位DAC電容陣列分為兩個陣列，其總電容值為64C，每一陣列從最高位到最低位的電容分別為16C、8C、4C、2C、1C、1C，其中一列通過共享開關S2與第二比較器的正端相連，另一列通過共享開關S2與第二比較器的負端相連。
6.根據權利要求1所述的用于全并行—逐次逼近模擬數字轉換器的混合型兩級結構，其特征在于：高位電容底極板電平切換控制器、低位電容底極板電平切換控制器中分別基于HCSR算法實現(xiàn)對對應電容陣列底極板電容的電平切換，其中：
所述的HCSR算法對高位DAC電容陣列底極板電容的電平切換原理為：
當所述第一級全并行模擬數字轉換器Flash ADC的最高位量化結果為000時，高位DAC電容陣列中與第二比較器正端相連的128C/64C/32C電容底極板由VCM切換到VREF，與第二比較器正端相連的128C/64C/32C電容底極板由VCM切換到0；當所述第一級Flash ADC的最高位量化結果為001時，高位DAC電容陣列中與第二比較器正端相連的128C/32C電容底極板由VCM切換到VREF，68C電容底極板保持連接VCM不變，與第二比較器負端相連的128C/32C電容底極板由VCM切換到0，68C電容底極板保持連接VCM不變；當所述第一級Flash ADC的最高位量化結果為010時，高位DAC電容陣列中與第二比較器正端相連的68C/32C電容底極板由VCM切換到VREF，128C電容底極板保持連接VCM不變，與第二比較器負端相連的68C/32C電容底極板由VCM切換到0，128C電容底極板保持連接VCM不變；
當所述第一級全并行模擬數字轉換器Flash ADC的最高位量化結果為011時，高位DAC電容陣列中與第二比較器正端相連的32C電容底極板由VCM切換到VREF，128C/68C電容底極板保持連接VCM不變，與第二比較器負端相連的32C電容底極板由VCM切換到0，128C/68C電容底極板保持連接VCM不變；同理，當所述第一級全并行模擬數字轉換器Flash ADC的最高位量化結果為100、101、110、111時，與上述四種切換方式正好相反；
所述的HCSR算法對低位DAC電容陣列底極板電容的電平切換原理為：
當所述第二級逐次逼近模擬數字轉換器SAR ADC中低位DAC電容陣列的最高位量化結果為0時，與第二比較器正端相連的16C電容底極板由VCM切換到VREF，與第二比較器負端相連的16C電容底極板由VCM切換到0；當所述第二級逐次逼近模擬數字轉換器SAR ADC中低位DAC電容陣列的最高位量化結果為1時，第二比較器正、負端相連的16C電容底極板保持連接VCM不變，將與第二比較器負端相連的32C電容底極板由0切換到VCM；低位DAC電容陣列中8C電容底極板的切換方式要根據上次和本次的量化結果共同所決定，當上次和本次的量化結果為00時，與第二比較器正端相連的8C電容底極板由VCM切換到VREF，與第二比較器負端相連的8C電容底極板由VCM切換到0；當上次和本次的量化結果為01時，第二比較器正、負端相連的8C電容底極板保持連接VCM不變，將與第二比較器負端相連的16C電容底極板由0切換到VCM；當上次和本次的量化結果為10時，與第二比較器正端相連的8C電容底極板由VCM切換到VREF，與第二比較器負端相連的8C電容底極板由VCM切換到0；當上次和本次的量化結果為11時，與第二比較器正端相連的8C電容底極板由VCM切換到0，與第二比較器負端相連的8C電容底極板由VCM切換到VREF；同理，低位DAC電容陣列中4C/2C/C/C電容底極板的切換方式與8C的切換方式相同，都是根據本次和上次的量化結果共同所決定。