電平移位電路和電源裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種電平移位電路和電源裝置。
【背景技術(shù)】
[0002]在定制集成電路的設(shè)計里，常常涉及到各個不同電源域的模塊電路。電平移位電路被廣泛應(yīng)用在低電源電壓域(VDDL)和高電源電壓域(VDDH)之間的連接組件中。尤其在一些數(shù)?；旌想娐分?，對數(shù)字域VDDL的需求越低越好，而傳統(tǒng)的電平移位電路往往對承受較低的VDDL比較困難，輸出電平翻轉(zhuǎn)的跟隨比較慢。

【發(fā)明內(nèi)容】

[0003]基于此，有必要提供一種輸出電平翻轉(zhuǎn)較快的電平移位電路和電源裝置。
[0004]—種電平移位電路，包括下拉單元、第一上拉單元和第二上拉單元;所述第一上拉單元和所述第二上拉單元均與所述下拉單元連接;所述第一上拉單元和所述第二上拉單元并聯(lián);所述第一上拉單元對電平的上拉能力強于所述第二上拉單元對電平的上拉能力；
[0005]所述下拉單元接收到外界電平信號，并向所述第一上拉單元和所述第二上拉單元輸出低電平信號;所述第一上拉單元或所述第二上拉單元將所述低電平信號上拉為高電平信號輸出，并由所述第二上拉單元對所述高電平信號進行保持;所述外界電平信號翻轉(zhuǎn)時，所述下拉單元將由所述第二上拉單元保持的所述高電平信號下拉為低電平信號輸出。
[0006]在其中一個實施例中，所述下拉單元包括第一NMOS管、第二NMOS管和第一反相器；所述第一上拉單元包括第一 PMOS管至第四PMOS管;所述第二上拉單元包括第五PMOS管和第六PMOS管；
[0007]所述第一PMOS管和所述第二 PMOS管串聯(lián)，所述第一 PMOS管的源極連接高電源電壓域，柵極與所述第二匪OS管的漏極連接;所述第二 PMOS管的漏極和柵極均與所述第一匪OS管的漏極連接;所述第一 NMOS管的源極接地，柵極連接所述電平移位電路的輸入端;所述第五PMOS管與串聯(lián)后的所述第一 PMOS管和所述第二 PMOS管并聯(lián)，且所述第五PMOS管的柵極與所述第一 PMOS管的柵極連接；
[0008]所述第三PMOS管和所述第四PMOS管串聯(lián)，所述第三PMOS管的源極連接所述高電源電壓域，柵極與所述第一 NMOS管的漏極連接;所述第四PMOS管的漏極和柵極均與所述第二匪OS管的漏極連接;所述第二 NMOS管的源極接地，柵極通過所述第一反相器連接所述電平移位電路的輸入端，漏極還與所述電平移位電路的輸出端連接;所述第六PMOS管與串聯(lián)后的所述第三PMOS管和所述第四PMOS管并聯(lián)，且所述第六PMOS管的柵極與所述第三PMOS管的柵極連接。
[0009]在其中一個實施例中，所述第二上拉單元還包括第一延時單元和第二延時單元；
[0010]所述第一延時單元的兩端分別與所述第二PMOS管的柵極和漏極連接；
[0011]所述第二延時單元的兩端分別與所述第四PMOS管的柵極和漏極連接。
[0012]在其中一個實施例中，所述第一延時單元包括偶數(shù)個相級聯(lián)的反相器，所述第二延時單元包括偶數(shù)個相級聯(lián)的反相器。
[0013]在其中一個實施例中，所述第一PMOS管和所述第二PMOS管對電平的上拉能力均強于所述第五PMOS管對電平的上拉能力；
[0014]所述第三PMOS管和所述第四PMOS管對電平的上拉能力均強于所述第六PMOS管對電平的上拉能力。
[0015]在其中一個實施例中，所述下拉單元包括第一NMOS管、第二NMOS管和第一反相器；所述第一上拉單元包括第一 PMOS管至第四PMOS管;所述第二上拉單元包括第五PMOS管和第六PMOS管；
[0016]所述第一PMOS管和所述第二 PMOS管串聯(lián)，所述第一 PMOS管的源極連接高電源電壓域，柵極與所述第二匪OS管的漏極連接;所述第二 PMOS管的漏極和柵極均與所述第一匪OS管的漏極連接;所述第一 NMOS管的源極接地，柵極連接所述電平移位電路的輸入端;所述第五PMOS管的源極和漏極與所述第二 PMOS管的源極和漏極對應(yīng)連接，所述第五PMOS管的柵極與所述第一 NMOS管的柵極連接；
[0017]所述第三PMOS管和所述第四PMOS管串聯(lián)，所述第三PMOS管的源極連接所述高電源電壓域，柵極與所述第一 NMOS管的漏極連接;所述第四PMOS管的漏極和柵極均與所述第二匪OS管的漏極連接;所述第二 NMOS管的源極接地，柵極通過所述第一反相器連接所述電平移位電路的輸入端，漏極還與所述電平移位電路的輸出端連接;所述第六PMOS管的源極和漏極與所述第四PMOS管的源極和漏極對應(yīng)連接，所述第六PMOS管的柵極與所述第二 NMOS管的柵極連接。
[0018]在其中一個實施例中，所述第二上拉單元還包括第一延時單元和第二延時單元；
[0019]所述第一延時單元的兩端分別與所述第二PMOS管的柵極和漏極連接；
[0020]所述第二延時單元的兩端分別與所述第四PMOS管的柵極和漏極連接。
[0021]在其中一個實施例中，所述第一延時單元包括偶數(shù)個相級聯(lián)的反相器，所述第二延時單元包括偶數(shù)個相級聯(lián)的反相器。
[0022]在其中一個實施例中，所述第一PMOS管和所述第二PMOS管對電平的上拉能力均強于所述第五PMOS管對電平的上拉能力；
[0023]所述第三PMOS管和所述第四PMOS管對電平的上拉能力均強于所述第六PMOS管對電平的上拉能力。
[0024]—種電源裝置，包括上述任意一種電平移位電路。
[0025]上述電平移位電路和電源裝置的優(yōu)點:下拉單元接收到外界電平信號，向第一上拉單元和第二上拉單元輸出低電平信號;第一上拉單元或第二上拉單元將低電平信號上拉為高電平信號輸出，并由第二上拉單元對高電平信號進行保持;外界電平信號翻轉(zhuǎn)時，下拉單元將由第二上拉單元保持的高電平信號下拉為低電平信號輸出，由于第一上拉單元對電平的上拉能力強于第二上拉單元對電平的上拉能力，因此上述電平移位電路能夠減少輸出端電平翻轉(zhuǎn)時的翻轉(zhuǎn)速度。
【附圖說明】
[0026]圖1為傳統(tǒng)電平移位電路一個實施例的電路原理圖；
[0027]圖2為傳統(tǒng)電平移位電路另一個實施例的電路原理圖；
[0028]圖3為本發(fā)明電平移位電路一個實施例的電路原理圖；
[0029]圖4為本發(fā)明電平移位電路另一個實施例的電路原理圖；
[0030]圖5為本發(fā)明電平移位電路第一個實施例的仿真示意圖；
[0031 ]圖6為本發(fā)明電平移位電路第二個實施例的仿真示意圖；
[0032]圖7為本發(fā)明電平移位電路第三個實施例的仿真示意圖。
【具體實施方式】
[0033]為使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖對本發(fā)明電平移位電路和電源裝置的【具體實施方式】進行說明。應(yīng)當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0034]參見圖1，一個實施例中，傳統(tǒng)電平移位電路主要包括NMOS管Ml ’、NMOS管M2’、PMOS管M3 ’、PM0S管M4 ’和反相器100 ’ JM0S管M3 ’和PMOS管M4 ’均為上拉電路。NMOS管Ml ’和NMOS管M2 ’均為對應(yīng)的下拉電路。輸入由低電平翻轉(zhuǎn)為高電平時，匪OS管Ml ’導(dǎo)通起下拉作用，但是此時PMOS管M3’仍然導(dǎo)通對NMOS管Ml’的漏極起上拉作用，所以出現(xiàn)了一個對抗狀態(tài)。尤其是VDDL的電壓較低時，這種對抗現(xiàn)象更加嚴重。當PMOS管M3’的上拉遠強于匪OS管Ml ’的下拉時，電路就將發(fā)生故障，在VDDL低時更容易出現(xiàn)這種故障。同樣的，當輸入由高電平翻轉(zhuǎn)到低電平時，上述問題同樣存在。
[0035]參見圖2，另一個實施例中，針對上述問題提出了一種改進的電平移位電路。將串聯(lián)后的PMOS管M3 ’和PMOS管M5 ’作為新的上拉電路。以及將串聯(lián)后的