PMOS管M4 ’和PMOS管M6 ’作為新的上拉電路。這樣，在輸入從低電平翻轉(zhuǎn)到高電平時(shí)，PMOS管M5 ’截止，將PMOS管M3 ’和匪OS管Ml’隔離，使得兩者的對(duì)抗作用減小。節(jié)點(diǎn)A2翻轉(zhuǎn)為低電平，PMOS管M4 ’和PMOS管M6 ’導(dǎo)通，V02由低電平翻轉(zhuǎn)為高電平。同理地，輸入從高電平翻轉(zhuǎn)為低電平時(shí)，PMOS管M6 ’截止，NMOS管M2 ’和PMOS管M4 ’的對(duì)抗作用減小，V02由高電平翻轉(zhuǎn)為低電平。但是由于PMOS管M5 ’和PMOS管M6 ’都是上拉能力較強(qiáng)的PMOS管，電平移位電路的V02的翻轉(zhuǎn)速度較慢。
[0036]以下各個(gè)實(shí)施例中，電平移位電路可以包括下拉單元、第一上拉單元和第二上拉單元。第一上拉單元和第二上拉單元均與下拉單元連接。第一上拉單元和第二上拉單元并聯(lián)。第一上拉單元對(duì)電平的上拉能力強(qiáng)于第二上拉單元對(duì)電平的上拉能力。
[0037]下拉單元接收到外界電平信號(hào)，向第一上拉單元和第二上拉單元輸出低電平信號(hào)。第一上拉單元或第二上拉單元將低電平信號(hào)上拉為高電平信號(hào)輸出，并由第二上拉單元對(duì)高電平信號(hào)進(jìn)行保持。外界電平信號(hào)翻轉(zhuǎn)時(shí)，下拉單元將由第二上拉單元保持的高電平信號(hào)下拉為低電平信號(hào)輸出。上述電平移位電路能夠減少輸出端電平翻轉(zhuǎn)時(shí)的翻轉(zhuǎn)速度。
[0038]具體的，參見(jiàn)圖3，一個(gè)實(shí)施例中，下拉單元可以包括第一NMOS管Ml、第二NMOS管M2和第一反相器100。第一上拉單元可以包括第一 PMOS管M3、第二 PMOS管M5、第三PMOS管M4和第四PMOS管M6。第二上拉單元可以包括第五PMOS管M7和第六PMOS管M8。
[0039]第一 PMOS管M3和第二 PMOS管M5串聯(lián)。第一 PMOS管M3的漏極與第二 PMOS管M5的源極連接。第一PMOS管M3的源極連接VDDH。第一 PMOS管M3的柵極與第二 NMOS管M2的漏極連接。第二 PMOS管M5的漏極和柵極均與第一 NMOS管Ml的漏極連接。第一匪OS管Ml的源極接地，柵極連接電平移位電路的輸入端。第五PMOS管M7與串聯(lián)后的第一 PMOS管M3和第二 PMOS管M5并聯(lián)。第五PMOS管M7的柵極與第一 PMOS管M3的柵極連接。第五PMOS管M7的源極接VDDH。第五PMOS管M7的漏極與第二 PMOS管M5的漏極連接。
[0040] 第三PMOS管M4和第四PMOS管M6串聯(lián)。第三PMOS管M4的漏極與第四PMOS管M6的源極連接。第三PMOS管M4的源極連接VDDH。第三PMOS管M4的柵極與第一 NMOS管Ml的漏極連接。第四PMOS管M6的漏極和柵極均與第二 NMOS管M2的漏極連接。第二匪OS管M2的源極接地，柵極通過(guò)第一反相器100連接電平移位電路的輸入端。第二匪OS管M2的漏極還與電平移位電路的輸出端連接。第一反相器100的供電端連接VDDL。第六PMOS管M8與串聯(lián)后的第三PMOS管M4和第四PMOS管M6并聯(lián)。第六PMOS管M8的柵極與第三PMOS管M4的柵極連接。第六PMOS管M8的源極接VDDH。第六PMOS管M8的漏極與第四PMOS管M6的漏極連接。
[0041 ] 優(yōu)選的，第二上拉單元還可以包括第一延時(shí)單元200和第二延時(shí)單元300。第一延時(shí)單元200的兩端分別與第二 PMOS管M5的柵極和漏極連接。第一延時(shí)單元200能夠在一個(gè)延時(shí)單元的時(shí)間內(nèi)，使得第一PMOS管M3和第一匪OS管隔離，從而減小第一PMOS管M3和第一NMOS管Ml的對(duì)抗作用。
[0042]第二延時(shí)單元300的兩端分別與第四PMOS管M6的柵極和漏極連接。第一延時(shí)單元200能夠在一個(gè)延時(shí)單元的時(shí)間內(nèi)，使得第三PMOS管M4和第四PMOS管M6對(duì)電平移位電路的輸出端的電平進(jìn)行強(qiáng)上拉，從而進(jìn)一步減小電平移位電路的輸出端V03的電平翻轉(zhuǎn)時(shí)的翻轉(zhuǎn)速度。
[0043]以下通過(guò)圖3所示的電路圖，對(duì)本實(shí)施例中電平移位電路的工作過(guò)程進(jìn)行進(jìn)一步描述。
[0044]當(dāng)輸入VIN為低電平O時(shí)，第一反相器100的輸出為高電平I。此時(shí)，第一匪OS管Ml截止，第二 NMOS管M2導(dǎo)通。第二 NMOS管M2的漏極輸出的電平為低電平0，輸出V03的電平也為低電平O。而第五PMOS管M7的柵極為低電平0，故第五PMOS管M7導(dǎo)通。第五PMOS管M7導(dǎo)通后，節(jié)點(diǎn)A3為高電平I。此時(shí)，第三PMOS管M4的柵極、第二 PMOS管M5的柵極和第六PMOS管M8的柵極均為高電平I。因此，第三PMOS管M4、第二 PMOS管M5和第六PMOS管M8均截止。電頻移位電路的輸出端穩(wěn)定地傳輸?shù)碗娖絆。
[0045]當(dāng)輸入VIN為高電平I時(shí)，第一反相器100的輸出為低電平O。此時(shí)，第一NMOS管Ml導(dǎo)通，第二 NMOS管M2截止。第一匪OS管Ml的漏極輸出的電平為低電平O。節(jié)點(diǎn)A3為低電平O。對(duì)應(yīng)的，第六PMOS管M8導(dǎo)通，第六PMOS管M8的漏極輸出的電平為高電平I。此時(shí)，第一PMOS管M3的柵極、第四PMOS管M6的柵極和第五PMOS管M7的柵極均為高電平I。因此，第一 PMOS管M3、第四PMOS管M6和第五PMOS管M7均截止。電頻移位電路的輸出端穩(wěn)定地傳輸高電平I。
[0046]當(dāng)輸入VIN由低電平O翻轉(zhuǎn)到高電平I時(shí)，第二PMOS管M5還會(huì)保持一個(gè)延時(shí)單元的時(shí)間的高電平I。即，在一個(gè)延時(shí)單元的時(shí)間里，第二 PMOS管M5將了第一 PMOS管M3和第一匪OS管Ml隔離開(kāi)，從而減小第一 PMOS管M3和第一匪OS管Ml的對(duì)抗作用。第一 NMOS管Ml將A3節(jié)點(diǎn)的電位由高電平I下拉為低電平O。而A3節(jié)點(diǎn)上一個(gè)高電平I的狀態(tài)是由第五PMOS管M7保持的，且第五PMOS管M7的上拉能力小于第一PMOS管M3的上拉能力。因此，本實(shí)施例中的電平移位電路的下拉速度，相對(duì)于圖2中的電平移位電路的下拉速度更快。
[0047]A3節(jié)點(diǎn)的電平被下拉為低電平O時(shí)，第三PMOS管M4導(dǎo)通。而第四PMOS管M6也是在一個(gè)延時(shí)單元的時(shí)間里保持上一個(gè)狀態(tài)的低電平0，因此第四PMOS管M6也導(dǎo)通。此時(shí)，強(qiáng)上拉通路第三PMOS管M4和第四PMOS管M6將輸出V03由低電平O快速上拉到高電平I，V03完成電平翻轉(zhuǎn)。經(jīng)過(guò)一個(gè)延時(shí)單元時(shí)間后，第四PMOS管M6截止，強(qiáng)上拉通路第三PMOS管M4和第四PMOS管不再起作用。此時(shí)，輸出V03的高電平I只由第六PMOS管M8來(lái)保持。
[0048]同理地，當(dāng)輸入VIN由高電平I翻轉(zhuǎn)到低電平O時(shí)，第四PMOS管M6的柵極在一個(gè)延時(shí)單元的時(shí)間里保持為高電平I，第四PMOS管M6截止。V03的高電平I只由第六PMOS管M8保持。而第六PMOS管M8的上拉能力小于第三PMOS管M4的上拉能力和第四PMOS管M6的上拉能力。因此，V03被較為快速的下拉到低電平O，完成由高電平I到低電平O的翻轉(zhuǎn)。
[0049]參見(jiàn)圖4，另一個(gè)實(shí)施例中，下拉單元可以包括第一匪OS管M1、第二匪OS管M2和第一反相器100。第一上拉單元可以包括第一 PMOS管M3、第二 PMOS管M5、第三PMOS管M4和第四PMOS管M6。第二上拉單元可以包括第五PMOS管M7和第六PMOS管M8。
[0050]本實(shí)施例中與圖3中電路各個(gè)器件之間的連接關(guān)系不同的是第五PMOS管M7和第六PMOS管M8的連接關(guān)系。具體的，第五PMOS管M7的源極和漏極與第二PMOS管M5的源極和漏極對(duì)應(yīng)連接。第五PMOS管M7的柵極與第一匪OS管Ml的柵極連接。第六PMOS管M8的源極和漏極與第四PMOS管M6的源極和漏極對(duì)應(yīng)連接。第六PMOS管M8的柵極與第二匪OS管M2的柵極連接。本實(shí)施例中，第一PMOS管M3的上拉能力和第二PMOS管M5的上拉能力均強(qiáng)于第五PMOS管M7的上拉能力。第三PMOS管M4的上拉能力和第四PMOS管M6的上拉能力均強(qiáng)于第六PMOS管M8的上拉能力。
[0051]本實(shí)施例的電平移位電路的工作過(guò)程可參照?qǐng)D3所示的電平移位電路的工作過(guò)程，故在此不再描述。本實(shí)施例中，第五PMOS