管M7的柵極和第六PMOS管M8的柵極均由輸入信號VIN直接控制。所以，本實施例中的電平移位電路相比于圖3中的電平移位電路，會有一個稍微更快的翻轉(zhuǎn)速度，且能夠承受更低一些的VDDL電壓值。
[0052]上述各個實施例中，第一延時單元100均可以包括偶數(shù)個相級聯(lián)的反相器。第二延時單元200均可以包括偶數(shù)個相級聯(lián)的反相器。當(dāng)然，在其他實施例中。第一延時單元100和/或第二延時單元200還可以為其他具有延時功能的電路或裝置。
[0053]圖4、圖5和圖6分別是圖1、圖2和圖3所示的三種電平移位電路的仿真圖。其中，VOl、V02、V03三種曲線分別對應(yīng)圖1、圖2、圖3所示的三種電平移位電路的輸出。
[0054]圖4的仿真條件設(shè)置如下:VDDL = 0.9V，VDDH=3.6V。從仿真結(jié)果可以明顯看出:圖1中電平移位電路的輸出VOl出現(xiàn)較嚴(yán)重的對抗現(xiàn)象，圖3電平移位電路的輸出V03翻轉(zhuǎn)速度是最快的。
[0055]圖5的仿真條件設(shè)置如下:VDDL = 0.8V，VDDH=3.6V。從仿真結(jié)果可以明顯看出:圖1中電平移位電路已經(jīng)無法完成正常的電平移位功能，而圖2中電平移位電路也已經(jīng)開始出現(xiàn)前述的對抗現(xiàn)象，圖3中電平移位電路仍然可以正常且快速地完成電平的移位和翻轉(zhuǎn)功會K。
[0056]圖6的仿真條件設(shè)置是:VDDL= 0.7V，VDDH= 3.6V。從仿真結(jié)果可以明顯看出:圖1中電平移位電路和圖2中電平移位電路都已經(jīng)發(fā)生電路故障，無法實現(xiàn)正常的電平移位功能，而圖3中電平移位電路的輸出仍然可以實現(xiàn)電平的移位功能。綜上可知，本發(fā)明各個實施例中所描述的電平移位電路可以承受相對更低的電源電壓VDDL，并且具有更快的翻轉(zhuǎn)速度。
[0057]一個實施例中，電源裝置包括上述任意一種電平移位電路，且具有上述電平移位電路所具有的優(yōu)點。
[0058]以上所述實施例僅表達(dá)了本發(fā)明的幾種實施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對本發(fā)明專利范圍的限制。應(yīng)當(dāng)指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本發(fā)明的保護(hù)范圍。因此，本發(fā)明專利的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。
【主權(quán)項】
1.一種電平移位電路，其特征在于，包括下拉單元、第一上拉單元和第二上拉單元;所述第一上拉單元和所述第二上拉單元均與所述下拉單元連接;所述第一上拉單元和所述第二上拉單元并聯(lián);所述第一上拉單元對電平的上拉能力強(qiáng)于所述第二上拉單元對電平的上拉能力； 所述下拉單元接收到外界電平信號，并向所述第一上拉單元和所述第二上拉單元輸出低電平信號;所述第一上拉單元或所述第二上拉單元將所述低電平信號上拉為高電平信號輸出，并由所述第二上拉單元對所述高電平信號進(jìn)行保持;所述外界電平信號翻轉(zhuǎn)時，所述下拉單元將由所述第二上拉單元保持的所述高電平信號下拉為低電平信號輸出。2.根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，所述下拉單元包括第一匪OS管、第二匪OS管和第一反相器;所述第一上拉單元包括第一 PMOS管至第四PMOS管;所述第二上拉單元包括第五PMOS管和第六PMOS管； 所述第一PMOS管和所述第二 PMOS管串聯(lián)，所述第一PMOS管的源極連接高電源電壓域，柵極與所述第二 NMOS管的漏極連接;所述第二 PMOS管的漏極和柵極均與所述第一匪OS管的漏極連接;所述第一匪OS管的源極接地，柵極連接所述電平移位電路的輸入端;所述第五PMOS管與串聯(lián)后的所述第一 PMOS管和所述第二 PMOS管并聯(lián)，且所述第五PMOS管的柵極與所述第一 PMOS管的柵極連接； 所述第三PMOS管和所述第四PMOS管串聯(lián)，所述第三PMOS管的源極連接所述高電源電壓域，柵極與所述第一匪OS管的漏極連接;所述第四PMOS管的漏極和柵極均與所述第二匪OS管的漏極連接;所述第二 NMOS管的源極接地，柵極通過所述第一反相器連接所述電平移位電路的輸入端，漏極還與所述電平移位電路的輸出端連接;所述第六PMOS管與串聯(lián)后的所述第三PMOS管和所述第四PMOS管并聯(lián)，且所述第六PMOS管的柵極與所述第三PMOS管的柵極連接。3.根據(jù)權(quán)利要求2所述的電平移位電路，其特征在于，所述第二上拉單元還包括第一延時單元和第二延時單元； 所述第一延時單元的兩端分別與所述第二 PMOS管的柵極和漏極連接； 所述第二延時單元的兩端分別與所述第四PMOS管的柵極和漏極連接。4.根據(jù)權(quán)利要求3所述的電平移位電路，其特征在于，所述第一延時單元包括偶數(shù)個相級聯(lián)的反相器，所述第二延時單元包括偶數(shù)個相級聯(lián)的反相器。5.根據(jù)權(quán)利要求3所述的電平移位電路，其特征在于，所述第一PMOS管和所述第二 PMOS管對電平的上拉能力均強(qiáng)于所述第五PMOS管對電平的上拉能力； 所述第三PMOS管和所述第四PMOS管對電平的上拉能力均強(qiáng)于所述第六PMOS管對電平的上拉能力。6.根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，所述下拉單元包括第一匪OS管、第二匪OS管和第一反相器;所述第一上拉單元包括第一 PMOS管至第四PMOS管;所述第二上拉單元包括第五PMOS管和第六PMOS管； 所述第一PMOS管和所述第二 PMOS管串聯(lián)，所述第一PMOS管的源極連接高電源電壓域，柵極與所述第二 NMOS管的漏極連接;所述第二 PMOS管的漏極和柵極均與所述第一匪OS管的漏極連接;所述第一匪OS管的源極接地，柵極連接所述電平移位電路的輸入端;所述第五PMOS管的源極和漏極與所述第二 PMOS管的源極和漏極對應(yīng)連接，所述第五PMOS管的柵極與所述第一 NMOS管的柵極連接； 所述第三PMOS管和所述第四PMOS管串聯(lián)，所述第三PMOS管的源極連接所述高電源電壓域，柵極與所述第一匪OS管的漏極連接;所述第四PMOS管的漏極和柵極均與所述第二匪OS管的漏極連接;所述第二 NMOS管的源極接地，柵極通過所述第一反相器連接所述電平移位電路的輸入端，漏極還與所述電平移位電路的輸出端連接;所述第六PMOS管的源極和漏極與所述第四PMOS管的源極和漏極對應(yīng)連接，所述第六PMOS管的柵極與所述第二 NMOS管的柵極連接。7.根據(jù)權(quán)利要求6所述的電平移位電路，其特征在于，所述第二上拉單元還包括第一延時單元和第二延時單元； 所述第一延時單元的兩端分別與所述第二 PMOS管的柵極和漏極連接； 所述第二延時單元的兩端分別與所述第四PMOS管的柵極和漏極連接。8.根據(jù)權(quán)利要求7所述的電平移位電路，其特征在于，所述第一延時單元包括偶數(shù)個相級聯(lián)的反相器，所述第二延時單元包括偶數(shù)個相級聯(lián)的反相器。9.根據(jù)權(quán)利要求6所述的電平移位電路，其特征在于，所述第一PMOS管和所述第二 PMOS管對電平的上拉能力均強(qiáng)于所述第五PMOS管對電平的上拉能力； 所述第三PMOS管和所述第四PMOS管對電平的上拉能力均強(qiáng)于所述第六PMOS管對電平的上拉能力。10.—種電源裝置，其特征在于，包括權(quán)利要求1至9任意一項所述的電平移位電路。
【專利摘要】本發(fā)明公開一種電平移位電路，包括下拉單元、第一上拉單元和第二上拉單元；第一上拉單元和第二上拉單元均與下拉單元連接；第一上拉單元和第二上拉單元并聯(lián)；第一上拉單元對電平的上拉能力強(qiáng)于第二上拉單元對電平的上拉能力；下拉單元接收到外界電平信號，向第一上拉單元和第二上拉單元輸出低電平信號；第一上拉單元或第二上拉單元將低電平信號上拉為高電平信號輸出，并由第二上拉單元對高電平信號進(jìn)行保持；外界電平信號翻轉(zhuǎn)時，下拉單元將由第二上拉單元保持的高電平信號下拉為低電平信號輸出。上述電平移位電路具有較快的電平翻轉(zhuǎn)速度。本發(fā)明還公開一種電源裝置。
【IPC分類】H03K19/0185
【公開號】CN105577166
【申請?zhí)枴緾N201510942841
【發(fā)明人】溫美英, 陳春平
【申請人】珠海市杰理科技有限公司
【公開日】2016年5月11日
【申請日】2015年12月15日