一種多級串并轉(zhuǎn)換電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)字通信領(lǐng)域，尤其涉及一種應用于串行器/并行器接口中的多級串并轉(zhuǎn)換電路。
【背景技術(shù)】
[0002]本發(fā)明涉及電子通信領(lǐng)域，串行器/并行器(SERializer/DESerializer，SerDes) 0 SerDes是一種全數(shù)字電路設計的異步數(shù)據(jù)信號時鐘捕獲技術(shù)，該技術(shù)是基于FPGA來設計和實現(xiàn)的。一個標準的SerDes接口主要包括以下幾個模塊:8b/10b編碼器、8b/10b解碼器、comma檢測器、并串轉(zhuǎn)換器、串并轉(zhuǎn)換器、時鐘數(shù)據(jù)信號恢復(Clock andData Recovery，(DR)、數(shù)字鎖相環(huán)(PhaseLockedLoop，PLL)等。其中，并串轉(zhuǎn)換器和串并轉(zhuǎn)換器是Serdes設計的重要模塊，在整個電路中它們工作速度最快，直接影響輸出數(shù)據(jù)信號的抖動和恢復數(shù)據(jù)信號的準確性。如并串轉(zhuǎn)換器和串并轉(zhuǎn)換器設計不好，會影響輸出信號的誤碼率。
[0003]串并轉(zhuǎn)換器是用來把串行數(shù)據(jù)信號轉(zhuǎn)換成并行數(shù)據(jù)信號。經(jīng)過串并轉(zhuǎn)換器轉(zhuǎn)換，產(chǎn)生并行數(shù)據(jù)信號經(jīng)過線驅(qū)動器(line driver)輸出，線驅(qū)動器可以驅(qū)動PCB線、銅纜和光電轉(zhuǎn)換模塊(optical module) 0并串轉(zhuǎn)換器與串并轉(zhuǎn)換器的功能正好相反，是用來把并行數(shù)據(jù)信號轉(zhuǎn)換為串行數(shù)據(jù)信號。
[0004]多級串并轉(zhuǎn)換器是通過增加串并轉(zhuǎn)換的級數(shù)，減少了工作在高速頻率的邏輯數(shù)量，進而提尚電路最尚的工作速率的電路。
[0005]在如圖1所示的例子中，現(xiàn)有技術(shù)提供的直接移位型串并轉(zhuǎn)換器的電路通過兩組級聯(lián)的D觸發(fā)器將10位的Ibit串聯(lián)信號轉(zhuǎn)換為1bit的并聯(lián)數(shù)據(jù)信號。直接移位型串并轉(zhuǎn)換器雖然可以將串聯(lián)輸入的Ibit數(shù)據(jù)信號轉(zhuǎn)換為并聯(lián)輸出的1bit數(shù)據(jù)信號，但是，該電路工作在高速頻率的觸發(fā)器的位數(shù)為10位，工作時的邏輯數(shù)量大，并且由于較多的器件工作在最高速度，移位寄存器結(jié)構(gòu)的功耗比較大，使得最高工作速度受到限制。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的是提供一種應用于串行器/并行器接口中的多級串并轉(zhuǎn)換電路，通過增加串并轉(zhuǎn)換的級數(shù)，減少工作在高速頻率的邏輯數(shù)量，進而提高電路最高的工作速率。
[0007]第一方面，本發(fā)明實施例提供了一種多級串并轉(zhuǎn)換電路，所述電路包括:至少三級D觸發(fā)器組；
[0008]第一級D觸發(fā)器組包括η個級聯(lián)的D觸發(fā)器，所述η個級聯(lián)的D觸發(fā)器具有相同的第一時鐘信號CLK1;
[0009]第二級D觸發(fā)器組包括nXm個級聯(lián)的D觸發(fā)器，所述第二級D觸發(fā)器組中的D觸發(fā)器具有相同的第二時鐘信號CLK2，其中，CLK2= CLK Jn ;
[0010]第三級D觸發(fā)器組包括nXm個級聯(lián)的D觸發(fā)器，所述第三級D觸發(fā)器組中的D觸發(fā)器具有相同的第三時鐘信號CLK3，其中，CLK3= CLK /(mXn);
[0011]其中，所述第一級D觸發(fā)器組中，第a個D觸發(fā)器的輸出端，連接到所述第二級D觸發(fā)器組中，第a個D觸發(fā)器的輸入端；
[0012]所述第二級D觸發(fā)器組中第(m-1) Xn+a個D觸發(fā)器的輸出端，連接到所述第二級D觸發(fā)器組中第mXn+a個D觸發(fā)器的輸入端；
[0013]所述第二級D觸發(fā)器組中第(m-1) Xn+a個D觸發(fā)器的輸出端，連接到所述第三級D觸發(fā)器組中第(m-1) Xn+a個D觸發(fā)器的輸入端；其中，n、m和a均為自然數(shù)，a彡η。
[0014]優(yōu)選的，所述第一級D觸發(fā)器組中除第η個D觸發(fā)器之外的其余η_1個D觸發(fā)器，分別根據(jù)所述第一時鐘信號0^的觸發(fā)，將當前D觸發(fā)器輸入端的數(shù)據(jù)信號右移一位，傳送至所述第一級D觸發(fā)器組，與當前D觸發(fā)器相連接的下一 D觸發(fā)器的輸入端。
[0015]第二方面，本發(fā)明實施例提供了另一種多級串并轉(zhuǎn)換電路，所述電路包括:至少三級D觸發(fā)器組；
[0016]第一級D觸發(fā)器組包括η個級聯(lián)的D觸發(fā)器，所述η個級聯(lián)的D觸發(fā)器具有相同的第一時鐘信號CLK1;
[0017]第二級D觸發(fā)器組包括η X m個級聯(lián)的D觸發(fā)器，所述第二級D觸發(fā)器組中的D觸發(fā)器具有相同的第二時鐘信號CLK2，其中，CLK2= CLK Jn ;
[0018]第三級D觸發(fā)器組包括nXm個級聯(lián)的D觸發(fā)器，所述第三級D觸發(fā)器組中的D觸發(fā)器具有相同的第三時鐘信號CLK3，其中，CLK3= CLK /(mXn);
[0019]其中，所述第一級D觸發(fā)器組中，第a個D觸發(fā)器的輸出端，連接到所述第二級D觸發(fā)器組中第(mX (a-l)+l)個D觸發(fā)器的輸入端；
[0020]所述第二級D觸發(fā)器組中第a個D觸發(fā)器的輸出端，連接到所述第三級D觸發(fā)器組中第a個D觸發(fā)器的輸入端；
[0021]所述第二級D觸發(fā)器組中第(mX (a-l)+l)個D觸發(fā)器的輸出端，連接到所述第三級D觸發(fā)器組中第(mX (a-1) +1)個D觸發(fā)器的輸入端；n、m和a均為自然數(shù)，a彡η ;
[0022]所述第二級D觸發(fā)器組中包括η組級聯(lián)的D觸發(fā)器小組；所述D觸發(fā)器小組中包括m個級聯(lián)的D觸發(fā)器。
[0023]優(yōu)選的，所述第一級D觸發(fā)器組中除第η個D觸發(fā)器之外的其余η_1個D觸發(fā)器，分別根據(jù)所述第一時鐘信號0^的觸發(fā)，將當前D觸發(fā)器輸入端的數(shù)據(jù)信號右移一位，傳送至所述第一級D觸發(fā)器組，與當前D觸發(fā)器相連接的下一 D觸發(fā)器的輸入端。
[0024]本實施例提供的多級串并轉(zhuǎn)換電路，通過增加串并轉(zhuǎn)換的級數(shù)，減少了多級串并轉(zhuǎn)換電路中的觸發(fā)器個數(shù)，使得高速頻率的電路邏輯減少，電路運行的最高速率大幅提高，邏輯資源利用率降低，從而使電路的可靠性增大。
【附圖說明】
[0025]圖1為現(xiàn)有技術(shù)提供的直接移位型串并轉(zhuǎn)換器的電路圖；
[0026]圖2為本發(fā)明實施例一提供的一種多級串并轉(zhuǎn)換器的電路圖；
[0027]圖3為本發(fā)明實施例二提供的另一種多級串并轉(zhuǎn)換器的電路圖；
[0028]圖4為現(xiàn)有技術(shù)提供的直接移位型串并轉(zhuǎn)換器電路的仿真時序圖；
[0029]圖5為本發(fā)明實施例一提供的一種多級串并轉(zhuǎn)換器電路的仿真時序圖；
[0030]圖6為本發(fā)明實施例二提供的另一種多級串并轉(zhuǎn)換器電路的仿真時序圖；
[0031]圖7為現(xiàn)有技術(shù)提供的直接移位型串并轉(zhuǎn)換器電路的邏輯資源利用率綜合圖；
[0032]圖8為本發(fā)明實施例一提供的一種多級串并轉(zhuǎn)換器電路的邏輯資源利用率綜合圖；
[0033]圖9為本發(fā)明實施例二提供的另一種多級串并轉(zhuǎn)換器電路邏輯資源利用率綜合圖。
【具體實施方式】
[0034]下面通過附圖和實施例，對本發(fā)明的技術(shù)方案做進一步的詳細描述。
[0035]圖2為本發(fā)明實施例1中的一種多級串并轉(zhuǎn)換器的電路圖，所述多級串并轉(zhuǎn)換器電路可以應用于串行器/并行器接口中。
[0036]如圖2所示，多級串并轉(zhuǎn)換器的電路包括:至少三級D觸發(fā)器組；
[0037]第一級D觸發(fā)器組包括η個級聯(lián)的D觸發(fā)器(本實施例中以5個級聯(lián)的D觸發(fā)器為例進行說明，即η = 5)，并且η個級聯(lián)的D觸發(fā)器具有相同的第一時鐘信號CLK1,當?shù)谝粫r鐘信號CLK1到達時，觸發(fā)第一級D觸發(fā)器組的所有D觸發(fā)器；第二級D觸發(fā)器組包括nXm個級聯(lián)的D觸發(fā)器(本實施例中以10個級聯(lián)的D觸發(fā)器為例進行說明，即m= 2)，且第二級D觸發(fā)器組中的所有的D觸發(fā)器具有相同的第二時鐘信號CLK2，其中，CLK2= CLK ,/η,當?shù)诙r鐘信號CLK2滿足條件時，觸發(fā)第二級D觸發(fā)器組的所有D觸發(fā)器；第三級D觸發(fā)器組包括nXm個級聯(lián)的D觸發(fā)器，并且，第三級D觸發(fā)器組中的所有D觸發(fā)器具有相同的第三時鐘信號CLK3，其中，CLK3= CLK J (mXn)，當?shù)谌龝r鐘信號CLK2滿足條件時，觸發(fā)第三級D觸發(fā)器組的所有D觸發(fā)器。
[0038]在第一級D觸發(fā)器組中第a個D觸發(fā)器的輸出端，連接到第二級D觸發(fā)器組中第a個D觸發(fā)器的輸入端；第二級D觸發(fā)器組中第a個D觸發(fā)器的輸出端，連接到第二級D觸發(fā)器組中第n+a個D觸發(fā)器的輸入端；并且，第二級D觸發(fā)器組中第a個D觸發(fā)器的輸出端，同時連接到第三級D觸發(fā)器組中第a個D觸發(fā)器的輸入端；第二級D觸發(fā)器組中第(m-1) Xn+a個D觸發(fā)器的輸出端，連接到第二級D觸發(fā)器組中第mXn+a個D觸發(fā)器的輸入端，同時，第二級D觸發(fā)器組中，第(m-1) Xn+a個D觸發(fā)器的輸出端，連接到第三級D觸發(fā)器組中第(m-1) Xn+a個D觸發(fā)器的輸入端；其中，n、m和a均為自然數(shù)，a彡η。
[0039]本實施例中，多級串并轉(zhuǎn)換電路的工作方式為:當?shù)谝粫r鐘信號0^第I次到達時，第一級D觸發(fā)器組中的第一 D觸發(fā)器接收外部第一次輸入的數(shù)據(jù)信號，并且輸出該數(shù)據(jù)信號，作為第一級D觸發(fā)器組中的第二 D觸發(fā)器和第二級D觸發(fā)器組中的第一 D觸發(fā)器的輸入的數(shù)據(jù)信號。
[0040]當?shù)谝粫r鐘信號0^第2次到達時，第一級D觸發(fā)器組中的第一 D觸發(fā)器接收外部第二次輸入的數(shù)據(jù)信號，同時輸出該數(shù)據(jù)信號，作為第一級D觸發(fā)器組中的第二 D觸發(fā)器和第二級D觸發(fā)器組中的第一 D觸發(fā)器的輸入數(shù)據(jù)信號；第一級D觸發(fā)器組中的第二 D觸發(fā)器輸出第一 D觸發(fā)器第一次傳送的數(shù)據(jù)信號，同時作