為第一級D觸發(fā)器組第三D觸發(fā)器的輸入數(shù)據(jù)信號，以及第二級D觸發(fā)器組第二 D觸發(fā)器的輸入數(shù)據(jù)信號。以此類推，即第一級D觸發(fā)器組中除第η個D觸發(fā)器之外的其余n-Ι個D觸發(fā)器，分別根據(jù)第一時鐘信號CLK1的觸發(fā)，將當前D觸發(fā)器輸入端的數(shù)據(jù)信號右移一位，傳送至第一級D觸發(fā)器組，與當前D觸發(fā)器相連接的下一 D觸發(fā)器的輸入端。
[0041]當?shù)谝粫r鐘信號CLK1到達次數(shù)滿足條件CLK 2= CLK ,/η時，觸發(fā)第二級D觸發(fā)器組，第二級D觸發(fā)器組中的第a個D觸發(fā)器輸出數(shù)據(jù)信號，作為第二級D觸發(fā)器組中n+a個D觸發(fā)器的輸入數(shù)據(jù)信號，同時作為第三級D觸發(fā)器中第a個D觸發(fā)器的輸入數(shù)據(jù)信號，......，第二級D觸發(fā)器組中的第(m-1) Xn+a個D觸發(fā)器的輸出數(shù)據(jù)信號作為第二級D觸發(fā)器組中第mXn+a個D觸發(fā)器的輸入數(shù)據(jù)信號；并且作為第三級D觸發(fā)器組中第(m-1) Xn+a個D觸發(fā)器的輸入數(shù)據(jù)信號；當?shù)谝粫r鐘信號CLK1到達的次數(shù)，第一次滿足條件CLK3= CLK i/mXn時，重復上述過程，并且第三級D觸發(fā)器組中的第a個觸發(fā)器通過輸出端口 outa輸出數(shù)據(jù)信號，當經(jīng)過CLK3的延遲時間，即mXnXCLK i的延遲時間，第三級D觸發(fā)器組中第(m-1) Xn+a觸發(fā)器輸出數(shù)據(jù)信號。
[0042]在一個具體的實施例中，假設n = 5，m = 2，a = 1，2，3，4，5，外部輸入數(shù)據(jù)信號依次為 1，0，0，0，1，0，1，1，1，0。
[0043]當?shù)谝粫r鐘信號CLK1第一次到達時，第一級D觸發(fā)器組中的第一 D觸發(fā)器接收外部第一次輸入的數(shù)據(jù)信號1，同時輸出數(shù)據(jù)信號1，作為第一級D觸發(fā)器組中的第二 D觸發(fā)器和第二級D觸發(fā)器組中的第一 D觸發(fā)器的輸入數(shù)據(jù)信號。
[0044]當?shù)谝粫r鐘信號0^第2次到達時，第一級D觸發(fā)器組中的第一 D觸發(fā)器接收外部第二次輸入的數(shù)據(jù)信號0，同時輸出數(shù)據(jù)信號0，作為第一級D觸發(fā)器組中的第二 D觸發(fā)器和第二級D觸發(fā)器組中的第一 D觸發(fā)器的輸入數(shù)據(jù)信號；同時，第一級D觸發(fā)器組中的第二 D觸發(fā)器輸出第一 D觸發(fā)器第一次傳送的輸入數(shù)據(jù)信號I，作為第一級D觸發(fā)器組中的第三D觸發(fā)器和第二級D觸發(fā)器組中的第二 D觸發(fā)器的輸入數(shù)據(jù)信號。以此類推，即第一級D觸發(fā)器組中除第五D觸發(fā)器之外的其余4個D觸發(fā)器，分別根據(jù)第一時鐘信號CLK1的觸發(fā)，將當前D觸發(fā)器輸入端的數(shù)據(jù)信號右移一位，傳送至第一級D觸發(fā)器組，與當前D觸發(fā)器相連接的下一 D觸發(fā)器的輸入端。
[0045]當?shù)谝粫r鐘信號CLK1到達次數(shù)為5時，CLK 2滿足條件CLK 2= CLK ^5，第二時鐘信號CLK2觸發(fā)第二級D觸發(fā)器組，第二級D觸發(fā)器組中的第一至第五D觸發(fā)器同時輸出第一級D觸發(fā)器組中相對應的D觸發(fā)器傳送的數(shù)據(jù)信號，按照數(shù)據(jù)信號的輸入順序可知，第二級D觸發(fā)器組中的第五至第一 D觸發(fā)器輸出數(shù)據(jù)信號依次為I，0，0，0，I，并且分別作為第二級D觸發(fā)器組中第十D觸發(fā)器至第六D觸發(fā)器的輸入數(shù)據(jù)信號，同時分別作為第三級D觸發(fā)器組中第五D觸發(fā)器至第一 D觸發(fā)器的輸入數(shù)據(jù)信號，按照上述工作過程可知，當?shù)谝粫r鐘信號CLK1到達次數(shù)為10時，第二時鐘滿足條件，觸發(fā)第二級D觸發(fā)器組，在第二級D觸發(fā)器組中，第五觸發(fā)器至第一觸發(fā)器輸出數(shù)據(jù)信號依次為0，I, I, I, 0，同時作為第二級D觸發(fā)器組中第十D觸發(fā)器至第六D觸發(fā)器輸入數(shù)據(jù)信號，并且作為第三級D觸發(fā)器組中第五D觸發(fā)器至第一 D觸發(fā)器的輸入數(shù)據(jù)信號；
[0046]此外，第二級D觸發(fā)器組中，第十D觸發(fā)器至第六D觸發(fā)器同時分別輸出數(shù)據(jù)信號:1，0，O, O, I，作為第三級D觸發(fā)器組中，第十觸發(fā)器至第六觸發(fā)器輸入數(shù)據(jù)信號；并且，當?shù)谝粫r鐘信號CLK1到達次數(shù)為10時，CLK 3滿足條件CLK 3= CLK J (2X5)，第三級D觸發(fā)器組中第五D觸發(fā)器至第一 D觸發(fā)器通過相對應的輸出端口 out5?out9輸出數(shù)據(jù)信號:
0.1.1.1，ο;當經(jīng)過CLK3的延遲時間，即10個Clk1(SXSXClk1)的延遲時間，第三級d觸發(fā)器組中的第十觸發(fā)器至第六D觸發(fā)器通過相對應的輸出端口 outO?out4輸出數(shù)據(jù)信號:
1,O, O, O, 1
[0047]由此，通過上述方法實現(xiàn)了將10位Ibit串行數(shù)據(jù)信號轉(zhuǎn)換為1bit的并行數(shù)據(jù)信號輸出。
[0048]本實施例提供的一種多級串并轉(zhuǎn)換電路，通過增加串并轉(zhuǎn)換的級數(shù)，減少了多級串并轉(zhuǎn)換電路中的觸發(fā)器個數(shù)，使得高速頻率的電路邏輯減少，電路運行的最高速率大幅提高，邏輯資源利用率降低，從而使電路的可靠性增大。
[0049]圖3為本發(fā)明實施例二提供的另一種應用于串行器/并行器接口中的多級串并轉(zhuǎn)換器的電路圖。如圖3所示:多級串并轉(zhuǎn)換器的電路包括:至少三級D觸發(fā)器組；
[0050]在一個具體的例子中，第一級D觸發(fā)器組包括η個級聯(lián)的D觸發(fā)器(本實施例中以2個級聯(lián)的D觸發(fā)器為例進行說明，即η = 2)，其中，η個級聯(lián)的D觸發(fā)器具有相同的第一時鐘信號CLK1,當?shù)谝粫r鐘信號CLK1到達時，觸發(fā)第一級D觸發(fā)器組的所有D觸發(fā)器；第二級D觸發(fā)器組包括nXm個級聯(lián)的D觸發(fā)器(本實施例中以10個級聯(lián)的D觸發(fā)器為例進行說明，即m = 5);其中，第二級D觸發(fā)器組中的所有D觸發(fā)器具有相同的第二時鐘信號CLK2,并且當0^2滿足條件:CLK 2= CLK /n時，觸發(fā)第二級D觸發(fā)器組的所有D觸發(fā)器；第三級D觸發(fā)器組包括nXm個級聯(lián)的D觸發(fā)器；其中，第三級D觸發(fā)器組中的D觸發(fā)器具有相同的第三時鐘信號CLK3，并且，0^3滿足條件=CLK3= CLK1AmXn);當?shù)谌龝r鐘信號CLK2滿足條件時，觸發(fā)第三級D觸發(fā)器組的所有D觸發(fā)器。
[0051]在第一級D觸發(fā)器組中，第a個D觸發(fā)器的輸出端，連接到第二級D觸發(fā)器組中，第(mX (a-l)+l)個D觸發(fā)器的輸入端;
[0052]所述第二級D觸發(fā)器組中，第a個D觸發(fā)器的輸出端，連接到第三級D觸發(fā)器組中，第a個D觸發(fā)器的輸入端；
[0053]第二級D觸發(fā)器組中，第(mX (a_l)+l)個D觸發(fā)器的輸出端，連接到所述第三級D觸發(fā)器組中，第(mX (a-l)+l)個D觸發(fā)器的輸入端；n、m和a均為自然數(shù)，a ^ η ；
[0054]第二級D觸發(fā)器組中，包括η組級聯(lián)的D觸發(fā)器小組；所述D觸發(fā)器小組中包括m個級聯(lián)的D觸發(fā)器。
[0055]本實施例中，多級串并轉(zhuǎn)換電路的工作方式為:當?shù)谝粫r鐘信號第I次到達時，第一級D觸發(fā)器組中的第一 D觸發(fā)器接收外部第一次輸入的數(shù)據(jù)信號，并輸出該數(shù)據(jù)信號，作為第一級D觸發(fā)器組中的第二 D觸發(fā)器和第二級D觸發(fā)器組中的第一 D觸發(fā)器的輸入數(shù)據(jù)信號。
[0056]當?shù)谝粫r鐘信號0^第2次到達時，第一級D觸發(fā)器組中的第一 D觸發(fā)器接收外部第二次輸入的數(shù)據(jù)信號，同時輸出該數(shù)據(jù)信號，作為第一級D觸發(fā)器組中的第二 D觸發(fā)器和第二級D觸發(fā)器組中的第一 D觸發(fā)器的輸入數(shù)據(jù)信號；第一級D觸發(fā)器組中的第二 D觸發(fā)器輸出第一級D觸發(fā)器組中第一 D觸發(fā)器第一次傳送的數(shù)據(jù)信號，作為第二級D觸發(fā)器組中第m+1個D觸發(fā)器的輸入數(shù)據(jù)信號。即第一級D觸發(fā)器組中除第η個D觸發(fā)器之外的其余D觸發(fā)器，分別根據(jù)第一時鐘信號CLK1的觸發(fā)，將輸入端的數(shù)據(jù)信號右移一位傳送至下一 D觸發(fā)器的輸入端。
[0057]當?shù)谝粫r鐘信號CLK1到達次數(shù)滿足條件CLK 2= CLK ,/η時，觸發(fā)第二級D觸發(fā)器，第二級D觸發(fā)器中的第a個D觸發(fā)器輸出數(shù)據(jù)信號，作為第三級D觸發(fā)器組中，第a個D觸發(fā)器的輸入數(shù)據(jù)信號；第二級D觸發(fā)器組中，第(mX (a-l)+l)個D觸發(fā)器的輸出數(shù)據(jù)信號作為第三級D觸發(fā)器組中，第(mX(a-l)+l)個D觸發(fā)器的輸入數(shù)據(jù)信號。
[0058]在一個具體的例子中，假設η = 2，m = 5，a = 1，2，3，4，5，外部輸入數(shù)據(jù)信號依次為 1，0，0，0，1，0，1，1，1，0。
[0059]當?shù)谝粫r鐘信號CLK1第一次到達時，第一級D觸發(fā)器組中的第一 D觸發(fā)器接收外部第一次輸入的數(shù)據(jù)信號1，同時輸出數(shù)據(jù)信號1，作為第一級D觸發(fā)器組中的第二 D觸發(fā)器和第二級D觸發(fā)器組中的第一 D觸發(fā)器的輸入數(shù)據(jù)信號。
[0060]當?shù)谝粫r鐘信號0^第2次到達時，第一級D觸發(fā)器組中的第一 D觸發(fā)器接收外部第二次輸入的數(shù)據(jù)信號0，同時輸出數(shù)據(jù)信號0，作為第一級D觸發(fā)器組中的第二 D觸發(fā)器和第二級D觸發(fā)器組中的第一 D觸發(fā)器的輸入數(shù)據(jù)信號；同時，第一級D觸發(fā)器組中的第二 D觸發(fā)器輸出第一 D級觸發(fā)器組第一 D觸發(fā)器輸入數(shù)據(jù)信號I，作為第二級D觸發(fā)器組中的第六D觸發(fā)器的輸入數(shù)據(jù)信號。并且，當?shù)谝粫r鐘信號0^第2次到達時，第二時鐘信號0^2滿足條件CLK2= CLK i/2,第二級D觸發(fā)器組中，第一 D觸發(fā)器輸出數(shù)據(jù)信號1，作為第二級D觸發(fā)器組中，第二 D觸發(fā)器的輸入數(shù)據(jù)信號，同時作為第三級D觸發(fā)器組中第一 D觸發(fā)器的輸入數(shù)據(jù)信號。當?shù)谝粫r鐘信號CLK1到達次數(shù)為3時，第一級D觸發(fā)器組中第一 D觸發(fā)器接收數(shù)據(jù)信號0，并輸出該數(shù)據(jù)信號0，作為第一級D觸發(fā)器組中第二 D觸發(fā)器的輸入數(shù)據(jù)信號，同時作為第二級D觸發(fā)器組中第一 D觸發(fā)器的輸入數(shù)據(jù)信號；第一級D觸發(fā)器組中第二 D觸發(fā)器輸出數(shù)據(jù)信號0，作為第二級D觸發(fā)器組中第六D觸發(fā)器的輸