入數(shù)據(jù)信號；當(dāng)?shù)谝粫r鐘信號0^第4次到達(dá)時，第一級D觸發(fā)器組中第一 D觸發(fā)器接收數(shù)據(jù)信號4，并輸出該數(shù)據(jù)信號4，作為第一級D觸發(fā)器組中第二 D觸發(fā)器的輸入數(shù)據(jù)信號，同時作為第二級D觸發(fā)器組中第一 D觸發(fā)器的輸入數(shù)據(jù)信號；第一級D觸發(fā)器組中第二 D觸發(fā)器輸出數(shù)據(jù)信號0，作為第二級D觸發(fā)器組中第六D觸發(fā)器的輸入數(shù)據(jù)信號；當(dāng)?shù)谝粫r鐘信號CLK1第4次到達(dá)時，第二時鐘信號滿足條件，觸發(fā)第二級D觸發(fā)器組，第二級D觸發(fā)器組中第一 D觸發(fā)器輸出數(shù)據(jù)信號0，作為第二級D觸發(fā)器組中第二 D觸發(fā)器輸入數(shù)據(jù)信號，同時作為第三級D觸發(fā)器組中第一 D觸發(fā)器的輸入數(shù)據(jù)信號；第二級D觸發(fā)器組中第六D觸發(fā)器輸出數(shù)據(jù)信號0，作為第二級D觸發(fā)器組中第七D觸發(fā)器的輸入數(shù)據(jù)信號，并且作為第三級D觸發(fā)器組中第七D觸發(fā)器的輸入數(shù)據(jù)信號；以此類推，當(dāng)?shù)谝粫r鐘信號CLK1到達(dá)次數(shù)為10次時，第二級D觸發(fā)器組中第十D觸發(fā)器至第六D觸發(fā)器同時分別輸出數(shù)據(jù)信號:0，0，0，1,0；分別作為第三級D觸發(fā)器組中第十D觸發(fā)器至第六D觸發(fā)器的輸入數(shù)據(jù)信號；第二級D觸發(fā)器組中第五D觸發(fā)器至第一 D觸發(fā)器同時分別輸出數(shù)據(jù)信號:1，0，I, I, I ;分別作為第三級D觸發(fā)器組中第五D觸發(fā)器至第一 D觸發(fā)器的輸入數(shù)據(jù)信號；同時，當(dāng)?shù)谝粫r鐘信號CLK1第10次到達(dá)時，第三時鐘信號0^3滿足條件CLK 3= CLK /5 X 2，第三級D觸發(fā)器組中第五D觸發(fā)器至第一 D觸發(fā)器分別通過相對應(yīng)的輸出端outl，out3，out5，out7，out9輸出數(shù)據(jù)信號I, O, I, I, I ;經(jīng)過一個第三時鐘信號CLK3的延遲時間，即10個CLK工(5X2XCLig的延遲時間，第三級D觸發(fā)器組中的第十觸發(fā)器至第六D觸發(fā)器分別通過相對應(yīng)的輸出端outO，out2，out4，out6，out8 輸出數(shù)據(jù)信號:0, O, O, I, O。
[0061]本實施例提供的應(yīng)用于串行器/并行器接口中的多級串并轉(zhuǎn)換電路，通過減少多級串并轉(zhuǎn)換電路中的觸發(fā)器個數(shù)，使得高速頻率的電路邏輯減少，電路運行的最高速率大幅提高，邏輯資源利用率降低。從而使電路的可靠性增大。
[0062]為更好的理解本發(fā)明的技術(shù)效果，對本發(fā)明和現(xiàn)有技術(shù)同樣實現(xiàn)將10位Ibit串行數(shù)據(jù)信號轉(zhuǎn)換為1bit的并行數(shù)據(jù)信號所耗費的資源和轉(zhuǎn)換器所能達(dá)到的最高運行速度進(jìn)行比較。
[0063]圖5和圖6分別為:本發(fā)明實施例一提供的多級串并轉(zhuǎn)換器電路的仿真時序圖和本發(fā)明實施例二提供的多級串并轉(zhuǎn)換器電路的仿真時序圖，由圖中的數(shù)據(jù)可以看出，本發(fā)明實施例1中的多級移位型串并轉(zhuǎn)換器、實施例2中的多級移位型串并轉(zhuǎn)換器能夠運行的最高速度分別為179.2MHz和209.0MHz，與圖4所示，圖1直接移位型串并轉(zhuǎn)換器電路提供的時序圖中的最高速度144.7MHz相比較，可以看出，無論是本發(fā)明實施例1提供的多級移位并串轉(zhuǎn)換器，還是本發(fā)明實施例2提供的多級移位并串轉(zhuǎn)換器，在可運行的最高速率上，相對于現(xiàn)有技術(shù)中的直接移位型串并轉(zhuǎn)換器都有大幅的提升。
[0064]圖8和圖9分別為:本發(fā)明實施例一提供的多級串并轉(zhuǎn)換器電路的邏輯資源利用率綜合圖和本發(fā)明實施例二提供的多級串并轉(zhuǎn)換器電路的邏輯資源利用率綜合圖，由圖中數(shù)據(jù)可以看出:本發(fā)明實施例一提供的多級串并轉(zhuǎn)換器，顯示查找表(Look-Up-Table，LUT)的占用個數(shù)為31，寄存器(register，REG)占用個數(shù)為21 ;本發(fā)明實施例二提供的多級串并轉(zhuǎn)換器中，LUT的占用個數(shù)為17，REG占用個數(shù)為19。而如圖7所示，圖1中直接移位型串并轉(zhuǎn)換器電路提供的邏輯資源利用率綜合圖，LUT的占用個數(shù)為53，REG占用個數(shù)為27。在邏輯資源占用情況來看，本發(fā)明實施例1提供的多級串并轉(zhuǎn)換器較直接移位型串并轉(zhuǎn)換器，其LUT的占用量減少了 41%，本發(fā)明實施例2的多級串并轉(zhuǎn)換器較直接移位型串并轉(zhuǎn)換器，其LUT的占用量減少了 68% ;本發(fā)明實施例1提供的多級串并轉(zhuǎn)換器較直接移位型串并轉(zhuǎn)換器，REG的占用量減少了 22 %，本發(fā)明實施例2提供的多級串并轉(zhuǎn)換器較直接移位型串并轉(zhuǎn)換器，REG的占用量減少了 30%。
[0065]專業(yè)人員應(yīng)該還可以進(jìn)一步意識到，結(jié)合本文中所公開的實施例描述的各示例的單元及算法步驟，能夠以電子硬件、計算機(jī)軟件或者二者的結(jié)合來實現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經(jīng)按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件方式來執(zhí)行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計約束條件。專業(yè)技術(shù)人員可以對每個特定的應(yīng)用來使用不同方法來實現(xiàn)所描述的功能，但是這種實現(xiàn)不應(yīng)認(rèn)為超出本發(fā)明的范圍。
[0066]結(jié)合本文中所公開的實施例描述的方法或算法的步驟可以用硬件、處理器執(zhí)行的軟件模塊，或者二者的結(jié)合來實施。軟件模塊可以置于隨機(jī)存儲器(RAM)、內(nèi)存、只讀存儲器(ROM)、電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動磁盤、CD-ROM、或技術(shù)領(lǐng)域內(nèi)所公知的任意其它形式的存儲介質(zhì)中。
[0067]以上所述的【具體實施方式】，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的【具體實施方式】而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項】
1.一種多級串并轉(zhuǎn)換電路，其特征在于，所述電路包括:至少三級D觸發(fā)器組； 第一級D觸發(fā)器組包括η個級聯(lián)的D觸發(fā)器，所述η個級聯(lián)的D觸發(fā)器具有相同的第一時鐘信號CLK1; 第二級D觸發(fā)器組包括nXm個級聯(lián)的D觸發(fā)器，所述第二級D觸發(fā)器組中的D觸發(fā)器具有相同的第二時鐘信號CLK2，其中，CLK2= CLK Jn ; 第三級D觸發(fā)器組包括nXm個級聯(lián)的D觸發(fā)器，所述第三級D觸發(fā)器組中的D觸發(fā)器具有相同的第三時鐘信號CLK3，其中，CLK3= CLK /(mXn); 其中，所述第一級D觸發(fā)器組中第a個D觸發(fā)器的輸出端，連接到所述第二級D觸發(fā)器組中第a個D觸發(fā)器的輸入端； 所述第二級D觸發(fā)器組中第(m-1) Xn+a個D觸發(fā)器的輸出端，連接到所述第二級D觸發(fā)器組中第mXn+a個D觸發(fā)器的輸入端； 所述第二級D觸發(fā)器組中第(m-1) Xn+a個D觸發(fā)器的輸出端，連接到所述第三級D觸發(fā)器組中第(m-1) Xn+a個D觸發(fā)器的輸入端；其中，n、m和a均為自然數(shù)，a彡η。2.根據(jù)權(quán)利要求1所述，其特征在于，所述第一級D觸發(fā)器組中除第η個D觸發(fā)器之外的其余n-Ι個D觸發(fā)器，分別根據(jù)所述第一時鐘信號0^的觸發(fā)，將當(dāng)前D觸發(fā)器輸入端的數(shù)據(jù)信號右移一位，傳送至所述第一級D觸發(fā)器組，與當(dāng)前D觸發(fā)器相連接的下一 D觸發(fā)器的輸入端。3.一種多級串并轉(zhuǎn)換電路，其特征在于，所述電路包括:至少三級D觸發(fā)器組； 第一級D觸發(fā)器組包括η個級聯(lián)的D觸發(fā)器，所述η個級聯(lián)的D觸發(fā)器具有相同的第一時鐘信號CLK1; 第二級D觸發(fā)器組包括nXm個級聯(lián)的D觸發(fā)器，所述第二級D觸發(fā)器組中的D觸發(fā)器具有相同的第二時鐘信號CLK2，其中，CLK2= CLK Jn ; 第三級D觸發(fā)器組包括nXm個級聯(lián)的D觸發(fā)器，所述第三級D觸發(fā)器組中的D觸發(fā)器具有相同的第三時鐘信號CLK3，其中，CLK3= CLK /(mXn); 其中，所述第一級D觸發(fā)器組中，第a個D觸發(fā)器的輸出端，連接到所述第二級D觸發(fā)器組中第(mX (a-l)+l)個D觸發(fā)器的輸入端； 所述第二級D觸發(fā)器組中第a個D觸發(fā)器的輸出端，連接到所述第三級D觸發(fā)器組中第a個D觸發(fā)器的輸入端； 所述第二級D觸發(fā)器組中第(mX(a-l)+l)個D觸發(fā)器的輸出端，連接到所述第三級D觸發(fā)器組中第(mX (a-l)+l)個D觸發(fā)器的輸入端；n、m和a均為自然數(shù)，a ^ η ； 所述第二級D觸發(fā)器組中包括η組級聯(lián)的D觸發(fā)器小組；所述D觸發(fā)器小組中包括m個級聯(lián)的D觸發(fā)器。4.根據(jù)權(quán)利要求1所述，其特征在于，所述第一級D觸發(fā)器組中除第η個D觸發(fā)器之外的其余n-Ι個D觸發(fā)器，分別根據(jù)所述第一時鐘信號0^的觸發(fā)，將當(dāng)前D觸發(fā)器輸入端的數(shù)據(jù)信號右移一位，傳送至所述第一級D觸發(fā)器組，與當(dāng)前D觸發(fā)器相連接的下一 D觸發(fā)器的輸入端。
【專利摘要】一種多級串并轉(zhuǎn)換電路，其特征在于，所述電路包括：至少三級D觸發(fā)器組；第一級D觸發(fā)器組包括n個級聯(lián)的，具有相同的第一時鐘信號的D觸發(fā)器；第二級D觸發(fā)器組包括n×m個級聯(lián)的，具有相同的第二時鐘信號的D觸發(fā)器；第三級D觸發(fā)器組包括n×m個級聯(lián)的，具有相同的第三時鐘信號的D觸發(fā)器；第一級D觸發(fā)器組中，第a個D觸發(fā)器的輸出端，連接到第二級D觸發(fā)器組中，第a個D觸發(fā)器的輸入端；第二級D觸發(fā)器組中，第(m-1)×n+a個D觸發(fā)器的輸出端,連接到第二級D觸發(fā)器組中，第m×n+a個D觸發(fā)器的輸入端；同時連接到第三級D觸發(fā)器組中，第(m-1)×n+a個D觸發(fā)器的輸入端；其中，n、m和a均為自然數(shù)，a≤n。
【IPC分類】H03K19/0185
【公開號】CN105591645
【申請?zhí)枴緾N201410571033
【發(fā)明人】易晶晶, 邵屹峰, 王岳, 劉明
【申請人】京微雅格（北京）科技有限公司
【公開日】2016年5月18日
【申請日】2014年10月22日