移位寄存器、柵極驅(qū)動電路及顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器、柵極驅(qū)動電路及顯示裝置。
【背景技術(shù)】
[0002] 近來，隨著液晶顯示技術(shù)的發(fā)展，液晶顯示面板的應(yīng)用也越來越廣泛。在液晶顯示 面板工作時，位于液晶顯示面板中的柵極驅(qū)動電路要產(chǎn)生掃描信號，以逐一地驅(qū)動陣列基 板內(nèi)的每一條掃描線，使得數(shù)據(jù)信號能夠傳輸?shù)疥嚵谢鍍?nèi)的每一個像素單元，上述的掃 描信號是由柵極驅(qū)動電路中的移位寄存器來產(chǎn)生的。
[0003] 現(xiàn)有技術(shù)中，在本級移位寄存器輸出掃描信號后，需要復(fù)位模塊終止向本級移位 寄存器的輸出端輸出高電平信號，圖1為現(xiàn)有移位寄存器中的一種復(fù)位模塊的結(jié)構(gòu)不意 圖，如圖1所示，該移位寄存器的復(fù)位模塊包括晶體管T1、T2,晶體管T1的一輸入端與控制 端短接，且控制端電連接一高電平信號線VGH，晶體管Τ1的另一輸出端電連接晶體管Τ2的 控制端，晶體管Τ2的一輸出端電連接低電平信號線VGL，晶體管Τ2的另一輸入端與該移位 寄存器的其他模塊相連，以實現(xiàn)控制移位寄存器的輸出電位。該復(fù)位模塊通過高電平信號 VGH將穩(wěn)壓結(jié)點Qb置高，驅(qū)動晶體管Τ2打開，最終通過低電平信號VGL將本級移位寄存器 的輸出電壓維持在低電位。然而由于該方法中高電平信號線VGH的負(fù)載為所有級聯(lián)的移位 寄存器負(fù)載之和，因此功耗較大，并且對于驅(qū)動芯片的驅(qū)動能力要求較高，一旦驅(qū)動芯片的 驅(qū)動能力不足，就會引起柵極驅(qū)動電路工作異常，所以采用該復(fù)位模塊的移位寄存器噪聲 大，容易導(dǎo)致畫面顯示不良。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明提供一種移位寄存器、柵極驅(qū)動電路及顯示裝置，能夠有效提高移位寄存 器及整個柵極驅(qū)動電路的輸出能力，且功耗小，噪聲小，穩(wěn)定性好，解決了現(xiàn)有技術(shù)中移位 寄存器穩(wěn)定性差、工作不穩(wěn)定的情況。
[0005] 第一方面，本發(fā)明提供了一種移位寄存器，包括上拉模塊、下拉模塊、掃描驅(qū)動模 塊和復(fù)位模塊；所述上拉模塊具有控制端，所述上拉模塊的控制端與上拉結(jié)點電連接，用于 根據(jù)所述上拉結(jié)點的電位向所述移位寄存器的輸出端Xn輸出高電平信號；所述掃描驅(qū)動 模塊具有輸出端，所述掃描驅(qū)動模塊的輸出端與所述上拉結(jié)點電連接，用于提升上拉節(jié)點 的電位，以驅(qū)動所述上拉模塊向所述移位寄存器的輸出端Xn輸出高電平信號；所述下拉模 塊分別與所述上拉結(jié)點以及所述移位寄存器的輸出端Xn電連接，用于下拉所述移位寄存 器的輸出端Xn的電位，終止向所述移位寄存器的輸出端Xn輸出高電平信號；所述復(fù)位模塊 分別與所述上拉結(jié)點以及所述移位寄存器的輸出端Xn電連接，用于控制所述上拉節(jié)點以 及所述移位寄存器的輸出端Xn的電位；所述復(fù)位模塊包括第一晶體管、第二晶體管、第三 晶體管、第一電容和至少一個第四晶體管；所述第一晶體管的控制端與前m級移位寄存器 的輸出端Xn-m電連接，輸入端與第一輸入信號端電連接，輸出端與穩(wěn)壓結(jié)點電連接；所述 第二晶體管的控制端與后m級移位寄存器的輸出端Xn+m電連接，輸入端與第二輸入信號端 相連，輸出端與所述穩(wěn)壓結(jié)點電連接；所述第三晶體管的控制端與所述穩(wěn)壓結(jié)點電連接，輸 入端與所述上拉節(jié)點電連接，輸出端與低電平信號線電連接；所述第四晶體管的控制端與 所述穩(wěn)壓結(jié)點電連接，輸入端與所述移位寄存器的輸出端Xn電連接，輸出端與所述低電平 信號線電連接；所述第一電容的兩端分別于所述穩(wěn)壓結(jié)點和所述低電平信號線電連接；其 中，m為大于或者等于2的正整數(shù)，所述第一輸入信號端的電位與所述第二輸入信號端的電 位相反。
[0006] 進(jìn)一步地，m= 4,所述移位寄存器的輸出端Xn包括第一輸出端Gn，所述第一輸 出端Gn與對應(yīng)的一條掃描線相連，以輸出掃描信號；所述掃描驅(qū)動模塊包括第五晶體管， 所述第五晶體管的控制端與第一時鐘信號線電連接，輸入端與前2級移位寄存器的第一輸 出端Gn-2相連，輸出端與所述上拉結(jié)點電連接；所述上拉模塊包括第六晶體管，所述第六 晶體管的控制端與所述上拉結(jié)點電連接，輸入端與第二時鐘信號線電連接，輸出端與所述 移位寄存器的第一輸出端Gn電連接；所述下拉模塊包括第七晶體管和第八晶體管，所述第 七晶體管的控制端以及所述第八晶體管的控制端均與第四時鐘信號線電連接，所述第七晶 體管的輸入端與所述上拉結(jié)點電連接，所述第七晶體管的輸出端與所述低電平信號線電連 接，所述第八晶體管的輸入端與所述移位寄存器的第一輸出端Gn電連接，所述第八晶體管 的輸出端與所述低電平信號線電連接；所述復(fù)位模塊包括所述第一晶體管、所述第二晶體 管、所述第三晶體管、所述第一電容和一個所述第四晶體管；所述第一晶體管的控制端與前 4級移位寄存器的第一輸出端Gn-4電連接，輸入端與所述第一輸入信號端電連接，輸出端 與所述穩(wěn)壓結(jié)點電連接；所述第二晶體管的控制端與后4級移位寄存器的第一輸出端Gn+4 電連接，輸入端與所述第二輸入信號端相連，輸出端與所述穩(wěn)壓結(jié)點電連接；所述第三晶 體管的控制端與所述穩(wěn)壓結(jié)點電連接，輸入端與所述上拉節(jié)點電連接，輸出端與所述低電 平信號線電連接；所述第四晶體管的控制端與所述穩(wěn)壓結(jié)點電連接，輸入端與所述移位寄 存器的第一輸出端Gn電連接，輸出端與所述低電平信號線電連接；所述第一電容的兩端分 別與所述穩(wěn)壓結(jié)點和所述低電平信號線電連接。
[0007] 進(jìn)一步地，所述上拉模塊還包括第二電容，所述第二電容的兩端分別電連接所述 上拉結(jié)點和所述移位寄存器的第一輸出端Gn。
[0008] 進(jìn)一步地，所述掃描驅(qū)動模塊還包括：第九晶體管，所述第九晶體管的控制端與第 三時鐘信號線相連，所述第九晶體管的輸出端與所述上拉結(jié)點相連，所述第九晶體管的輸 入端與后2級移位寄存器的第一輸出端Gn+2電連接。
[0009] 進(jìn)一步地，m= 2,所述移位寄存器的輸出端包括第一輸出端Gn，所述第一輸出端 Gn與對應(yīng)的一條掃描線相連，以輸出掃描信號；所述掃描驅(qū)動模塊包括第五晶體管，所述 第五晶體管的控制端與第一時鐘信號線電連接，輸入端與前1級移位寄存器的第一輸出端 Gn-Ι相連，輸出端與所述上拉結(jié)點電連接；所述上拉模塊包括第六晶體管，所述第六晶體 管的控制端與所述上拉結(jié)點電連接，輸入端與第二時鐘信號線電連接，輸出端與所述移位 寄存器的所述第一輸出端Gn電連接；所述下拉模塊包括第七晶體管和第八晶體管；所述第 七晶體管的控制端以及所述第八晶體管的控制端均與第四時鐘信號線電連接，所述第七晶 體管的輸入端與所述上拉結(jié)點電連接，所述第七晶體管的輸出端與所述低電平信號線電連 接，所述第八晶體管的輸入端與所述移位寄存器的第一輸出端Gn電連接，所述第八晶體管 的輸出端與所述低電平信號線電連接；所述復(fù)位模塊包括所述第一晶體管、所述第二晶體 管、所述第三晶體管、所述第一電容和一個所述第四晶體管；所述第一晶體管的控制端與前 2級移位寄存器的第一輸出端Gn-2電連接，輸入端與所述第一輸入信號端電連接，輸出端 與所述穩(wěn)壓結(jié)點電連接；所述第二晶體管的控制端與后2級移位寄存器的第一輸出端Gn+2 電連接，輸入端與所述第二輸入信號端相連，輸出端與所述穩(wěn)壓結(jié)點電連接；所述第三晶 體管的控制端與所述穩(wěn)壓結(jié)點電連接，輸入端與所述上拉節(jié)點電連接，輸出端與所述低電 平信號線電連接；所述第四晶體管的控制端與所述穩(wěn)壓結(jié)點電連接，輸入端與所述移位寄 存器的第一輸出端電連接，輸出端與所述低電平信號線電連接；所述第一電容的兩端分別 于所述穩(wěn)壓結(jié)點和所述低電平信號線電連接。
[0010] 進(jìn)一步地，所述上拉模塊還包括第二電容，所述第二電容的兩端分別電連接所述 上拉結(jié)點和所述移位寄存器的第一輸出端。
[0011] 進(jìn)一步地，所述掃描驅(qū)動模塊還包括：第九晶體管，所述第九晶體管的控制端與第 三時鐘信號線相連，輸出端與所述上拉結(jié)點相連，輸入端與后1級移位寄存器的第一輸出 端Gn+l電連接。
[0012] 進(jìn)一步地，所述第一時鐘信號、所述第二時鐘信號、所述第三時鐘信號和所述第四 時鐘信號的脈寬相等，且占空比為1 :4,所述第一時鐘信號比所述第二時鐘信號超前1/4周 期，所述第二時鐘信號比所述第三時鐘信號超前1/4周期，所述第三時鐘信號比所述第四 時鐘信號超前1/4周期。
[0013] 進(jìn)一步地，m= 3,所述移位寄存器的輸出端包括第一輸出端Gn和第二輸出端Zn， 所述第一輸出端Gn與對應(yīng)的一條掃描線相連，以輸出掃描信號；所述掃描驅(qū)動模塊包括第 五晶體管和第九晶體管，所述第五晶體管的控制端與前2級移位寄存器的第二輸出端Zn-2 電連接，輸入端與第一時鐘信號線相連，輸出端與所述上拉結(jié)點電連接；所述第九晶體管的 控制端與后2級移位寄存器的第二輸出端Zn+2電連接，輸入端與第三時鐘信號線相連，輸 出端與所述上拉結(jié)點電連接；所述上拉模塊包括第六晶體管和第十晶體管，所述第六晶體 管的控制端與所述上拉結(jié)點電連接，輸入端與第二時鐘信號線電連接，輸出端與所述移位 寄存器的所述第一輸出端Gn電連接；所述第十晶體管的控制端與所述上拉結(jié)點電連接，輸 入端與第二時鐘信號線電連接，輸出端與所述移位寄存器的所述第二輸出端Zn電連接；所 述下拉模塊包括第七晶體管和第八晶體管；所述第七晶體管的控制端以及所述第八晶體管 的控制端均與第四時鐘信號線電連接，所述第七晶體管的輸入端與所述移位寄存器的所述 第二輸出端Zn電連接，所述第七晶體管的輸出端與所述低電平信號線電連接，所述第八晶 體管的輸入端與所述移位寄存器的第一輸出端Gn電連接，所述第八晶體管的輸出端與所 述低電平信號線電連接；所述復(fù)位模塊包括所述第一晶體管、所述第二晶體管、所述第三晶 體管、所述第一電容和兩個所述第四晶體管；所述第一晶體管的控制端與前3級移位寄存 器的第二輸出端Zn-3電連接，輸入端與所述第一輸入信號端電連接，輸出端與所述穩(wěn)壓結(jié) 點電連接；所述第二晶體管的控制端與后3級移位寄存器的第二輸出端Zn+3電連接，輸入 端與所述第二輸入信號端相連，輸出端與所述穩(wěn)壓結(jié)點電連接；所述第三晶體管的控制端 與所述穩(wěn)壓結(jié)點電連接，輸入端與所述上拉節(jié)點電連接，輸出端與所述低電平信號線電連 接；一所述第四晶體管的控制端與所述穩(wěn)壓結(jié)點電連接，輸入端與所述移位寄存器的所述 第一輸出端Gn電連接，輸出端與所述低電平信號線電連接；另一第四晶體管的控制端與所 述穩(wěn)壓結(jié)點電連接，輸入端與所述移位寄存器的所述第二輸出端Zn電連接，輸出端與所述 低電平信號線電連接；所述第一電容的兩端分別于所述穩(wěn)壓結(jié)點和所述低電平信號線電連 接。
[0014] 進(jìn)一步地，所述上拉模塊還包括第二電容，所述第二電容的一端與所述上拉結(jié)點 電連接，另一端與所述移位寄存器的第一輸出端Gn或第二輸出端Zn電連接。
[0015] 進(jìn)一步地，所述第一時鐘信號、所述第二時鐘信號、所述第三時鐘信號和所述第四 時鐘信號的脈寬相等，且占空比為1 :4,所述第一時鐘信號比所述第二時鐘信號超前1/8周 期，所述第二時鐘信號比所述第三時鐘信號超前1/8周期，所述第三時鐘信號比所述第四 時鐘信號超前1/8周期。
[0016] 進(jìn)一步地，相鄰兩級移位寄存器的第一輸出端Gn輸出掃描信號的周期時間部分 交疊。
[0017] 進(jìn)一步地，在本級移位寄存器的第一輸出端Gn與后1級移位寄存器的第一輸出