的電位穩(wěn)定在VGL，并將第一電容C1中的殘余電荷 釋放。
[0050] 第2階段，也可稱為預(yù)充電階段，掃描驅(qū)動模塊33的第五晶體管T5的控制端與第 一時鐘信號線CLK1連接，輸入端與前2級移位寄存器的第一輸出端Gn-2連接，若前2級移 位寄存器的第一輸出端Gn-2輸出的掃描信號為高電平信號，第一時鐘信號線CLK1輸出高 電平信號，此時第五晶體管T5導(dǎo)通，上拉結(jié)點Q被充電，電位升高。
[0051] 第3階段，也可稱為掃描信號輸出階段，由于上拉結(jié)點Q電位升高，將上拉模塊31 的第六晶體管T6導(dǎo)通，同時第二時鐘信號線CLK2輸出高電平信號，因此，本級移位寄存器 的第一輸出端Gn輸出高電平的掃描信號，在該過程中，受第二電容C2自舉作用的影響，上 拉結(jié)點Q的電位進(jìn)一步升高，促使第六晶體管T6打開更充分。
[0052] 第4階段，也可稱為上拉結(jié)點Q第一次下拉階段，掃描驅(qū)動模塊33的第九晶體管T9的控制端與第三時鐘信號線CLK3連接，輸入端與后2級移位寄存器的第一輸出端Gn+2 連接，若后2級移位寄存器的第一輸出端Gn+2輸出高電平，同時第三時鐘信號線CLK3輸出 高電平，第九晶體管T9導(dǎo)通，上拉結(jié)點Q的電位被下拉到與第三時鐘信號線CLK3上高電平 相同的電位。
[0053] 第5階段，也可稱為上拉結(jié)點Q第二次下拉階段，本階段下拉模塊32和復(fù)位模塊 34同時起作用，以終止本級移位寄存器的第一輸出端Gn輸出掃描信號。若第四時鐘信號 線CLK4輸出高電平信號，下拉模塊32的第七晶體管T7和第八晶體管T8導(dǎo)通，上拉結(jié)點Q 和本級移位寄存器的第一輸出端Gn的電位被拉低，上拉模塊31中的第六晶體管T6被徹底 關(guān)斷。后4級移位寄存器的第一輸出端Gn+4輸出高電平，復(fù)位模塊34的第二晶體管T2打 開，為第一電容C1充電，將穩(wěn)壓結(jié)點Qb置于高電位，從而驅(qū)動第三晶體管T3和第四晶體管 T4打開，進(jìn)而可以將上拉結(jié)點Q和本級移位寄存器的第一輸出端Gn的電位穩(wěn)定在低電位 狀態(tài)，使上拉模塊31中的第六晶體管T6維持在關(guān)斷狀態(tài)。該階段中由于第四時鐘信號線 CLK4輸出高電平時，可以開啟對C1放電，因此上拉結(jié)點Q處不會有電荷積累，因此進(jìn)一步提 高了電路輸出的穩(wěn)定性。
[0054] 本發(fā)明實施例中，在圖5所示的驅(qū)動時序及信號波形示意圖中，其中的第一時鐘 信號、第二時鐘信號、第三時鐘信號和第四時鐘信號的脈寬相等，且占空比為1 :4,第一時 鐘信號比第二時鐘信號超前1/4周期，第二時鐘信號比第三時鐘信號超前1/4周期，第三時 鐘信號比第四時鐘信號超前1/4周期。
[0055] 本實施例提供的移位寄存器適用于奇數(shù)行掃描線對應(yīng)的移位寄存器級聯(lián)依次驅(qū) 動顯示面板的奇數(shù)行像素打開，偶數(shù)行掃描線對應(yīng)的移位寄存器級聯(lián)依次驅(qū)動顯示面板的 偶數(shù)行像素打開的情況。奇數(shù)行掃描線對應(yīng)的移位寄存器級的第一時鐘信號、第二時鐘信 號、第三時鐘信號和第四時鐘信號，與偶數(shù)行掃描線對應(yīng)的移位寄存器的第一時鐘信號、第 二時鐘信號、第三時鐘信號和第四時鐘信號時序依次相隔1/8周期。參見圖5,相鄰兩奇數(shù) 行或相鄰兩偶數(shù)行的掃描線接收的掃描信號間隔1/4周期，即相鄰兩奇數(shù)行或相鄰兩偶數(shù) 行的移位寄存器的第一輸出端輸出高電平信號間隔1/4周期。如此設(shè)置，能夠確保相鄰的 奇數(shù)行或相鄰兩偶數(shù)行的移位寄存器能夠逐行輸出掃描信號，而不會引串?dāng)_。
[0056] 實施例三
[0057] 圖6為本發(fā)明實施例三提供的一種移位寄存器的電路結(jié)構(gòu)示意圖，如圖6所示，移 位寄存器的輸出端包括第一輸出端Gn，第一輸出端Gn與對應(yīng)的一條掃描線相連，以輸出掃 描信號；移位寄存器包括上拉模塊41、下拉模塊42、掃描驅(qū)動模塊43和復(fù)位模塊44 ;掃描 驅(qū)動模塊43包括第五晶體管T5,第五晶體管T5的控制端與第一時鐘信號線CLK1電連接， 輸入端與前1級移位寄存器的第一輸出端Gn-Ι相連，輸出端與上拉結(jié)點Q電連接；上拉模 塊41包括第六晶體管T6,第六晶體管T6的控制端與上拉結(jié)點Q電連接，輸入端與第二時鐘 信號線CLK2電連接，輸出端與移位寄存器的第一輸出端Gn電連接；
[0058] 下拉模塊42包括第七晶體管T7和第八晶體管T8 ;第七晶體管T7的控制端以及 第八晶體管T8的控制端均與第四時鐘信號線CLK4電連接，第七晶體管T7的輸入端與上拉 結(jié)點Q電連接，第七晶體管T7的輸出端與低電平信號線VGL電連接，第八晶體管T8的輸入 端與移位寄存器的第一輸出端Gn電連接，第八晶體管T8的輸出端與低電平信號線VGL電 連接；
[0059] 復(fù)位模塊44包括第一晶體管T1、第二晶體管T2、第三晶體管T3、第一電容C1和一 個第四晶體管T4 ;第一晶體管T1的控制端與前2級移位寄存器的第一輸出端Gn-2電連接， 輸入端與第一輸出信號端VI電連接，輸出端與穩(wěn)壓結(jié)點Qb電連接；第二晶體管T2的控制 端與后2級移位寄存器的第一輸出端Gn+2電連接，輸入端與第二輸出信號端V2相連，輸 出端與穩(wěn)壓結(jié)點Qb電連接；第三晶體管T3的控制端與穩(wěn)壓結(jié)點Qb電連接，輸入端與上拉 節(jié)點Q電連接，輸出端與低電平信號線VGL電連接；第四晶體管T4的控制端與穩(wěn)壓結(jié)點Qb 電連接，輸入端與移位寄存器的第一輸出端Gn電連接，輸出端與低電平信號線VGL電連接； 第一電容C1的兩端分別于穩(wěn)壓結(jié)點Qb和低電平信號線VGL電連接。
[0060] 一般情況下奇數(shù)行掃描線對應(yīng)的移位寄存器級聯(lián)依次驅(qū)動顯示面板的奇數(shù)行像 素打開，偶數(shù)行掃描線對應(yīng)的移位寄存器級聯(lián)依次驅(qū)動顯示面板的偶數(shù)行像素打開，二者 相互獨立，但驅(qū)動奇數(shù)行掃描線和偶數(shù)行掃描線的柵極驅(qū)動電路獨立時，如果二者輸出信 號稍不一致就會導(dǎo)致奇數(shù)行像素和偶數(shù)行像素的灰階不同，從而引起顯示橫紋，影響顯示 效果。本實施例提供的移位寄存器由于承接前后各兩級移位寄存器，即奇數(shù)行掃描線對應(yīng) 的移位寄存器與偶數(shù)行掃描線對應(yīng)的移位寄存器相互級聯(lián)反饋，使顯示面板兩側(cè)分別驅(qū)動 奇數(shù)行像素的移位寄存器和驅(qū)動偶數(shù)行像素的移位寄存器不再獨立，可有效防止顯示橫紋 的出現(xiàn)。
[0061] 參見圖6,在上述實施例的基礎(chǔ)上，可選的上拉模塊41還包括第二電容C2,第二電 容C2的兩端分別電連接上拉結(jié)點Q和移位寄存器的第一輸出端Gn。
[0062] 當(dāng)掃描驅(qū)動模塊43包含第五晶體管T5時，移位寄存器只能單向掃描；移位寄存器 的掃描驅(qū)動模塊43還可以包括第九晶體管T9,第九晶體管T9的控制端與第三時鐘信號線 CLK3相連，第九晶體管T9的輸出端與上拉結(jié)點Q相連，第九晶體管T9的輸入端與后1級移 位寄存器的第一輸出端Gn+Ι連接，當(dāng)掃描驅(qū)動模塊43包含第五晶體管T5和第九晶體管T9 時，通過調(diào)換第一輸出信號端VI和第二輸入信號端V2的電位狀態(tài)，移位寄存器既可以進(jìn)行 正向掃描，還可以進(jìn)行反向掃描。
[0063] 針對圖6所不的移位寄存器，以第一輸入信號端VI為低電平VGL，第二輸入信號端 V2為高電平VGH為例，對其驅(qū)動方法進(jìn)行詳細(xì)說明。圖7為圖6所示移位寄存器的驅(qū)動時 序及信號波形示意圖，如圖7所示，該驅(qū)動時序可以分為以下幾個階段：
[0064] 第1階段，也可以稱為穩(wěn)壓結(jié)點Qb清零階段，復(fù)位模塊44的第一晶體管T1的控 制端與前2級移位寄存器的第一輸出端Gn-2連接，若前2級移位寄存器的第一輸出端Gn-2 輸出的掃描信號為高電平信號，則第一晶體管T1導(dǎo)通，第一晶體管T1的輸入端與第一輸入 信號端VI連接，因此，可將穩(wěn)壓結(jié)點Qb的電位穩(wěn)定在VGL，并將第一電容C1中的殘余電荷 釋放。
[0065] 第2階段，也可稱為預(yù)充電階段，掃描驅(qū)動模塊43的第五晶體管T5的控制端與第 一時鐘信號線CLK1連接，輸入端與前1級移位寄存器的第一輸出端Gn-Ι連接，若前1級移 位寄存器的第一輸出端Gn-Ι輸出的掃描信號為高電平信號，第一時鐘信號線CLK1輸出高 電平信號，此時第五晶體管T5導(dǎo)通，上拉結(jié)點Q被充電，電位升高。
[0066] 第3階段，也可稱為掃描信號輸出階段，由于上拉結(jié)點Q電位升高，將上拉模塊41 的第六晶體管T6導(dǎo)通，同時第二時鐘信號線CLK2輸出高電平信號，因此，本級移位寄存器 的第一輸出端Gn輸出高電平的掃描信號，在該過程中，受第二電容C2自舉作用的影響，上 拉結(jié)點Q的電位進(jìn)一步升高，促使第六晶體管T6打開更充分。
[0067] 第4階段，也可稱為上拉結(jié)點Q第一次下拉階段，掃描驅(qū)動模塊43的第九晶體管 T9的控制端與第三時鐘信號線CLK3連接，輸入端與后1級移位寄存器的第一輸出端Gn+1 連接，若后1級移位寄存器的第一輸出端Gn+1輸出高電平，同時第三時鐘信號線CLK3輸出 高電平，第九晶體管T9導(dǎo)通，上拉結(jié)點Q的電位被下拉到與第三時鐘信號線CLK3上高電平 相同的電位。
[0068] 第5階段，也可稱為上拉結(jié)點Q第二次下拉階段，本階段下拉模塊42和復(fù)位模塊 44同時起作用，以終止本級移位寄存器的第一輸出端Gn輸出掃描信號。若第四時鐘信號 線CLK4輸出高電平信號，下拉模塊42的第七晶體管T7和第八晶體管T8導(dǎo)通，上拉結(jié)點Q 和本級移位寄存器的第一輸出端Gn的電位被拉低，上拉模塊41中的第六晶體管T6被徹底 關(guān)斷。后2級移位寄存器的第一輸出端Gn+2輸出高電平，復(fù)位模塊34的第二晶體管T2打 開，為第一電容C1充電，將穩(wěn)壓結(jié)點Qb置于高電位，從而驅(qū)動第三晶體管T3和第四晶體管 T4打開，進(jìn)而可以將上拉結(jié)點Q和本級移位寄存器的第一輸出端Gn的電位穩(wěn)定在低電位狀 態(tài)，使上拉模塊41中的第六晶體管T6維持在關(guān)斷狀態(tài)。
[0069] 需要說明的是，在圖7所示的驅(qū)動時序及信號波形示意圖中，其中的第一時鐘信 號、第二時鐘信號、第三時鐘信號和第四時鐘信號的脈寬相等，且占空比為1 :4,第一時鐘 信號比第二時鐘信號超前1/4周期，第二時鐘信號比第三時鐘信號超前1/4周期，第三時鐘 信號比第四時鐘信號超前1/4周期。
[0070] 圖8為本發(fā)明實施例三提供的移位寄存器的噪聲仿真示意圖，參見圖8,選取 兩個尖峰A和B，其中插圖分別為尖峰A和尖峰B的放大圖，該移位寄存器在27°C、70°C 以及100°C下，尖峰A處的尖峰電壓AV〈0. 5V，尖峰時間T〈0. 2us，尖峰B處的尖峰電壓 AV〈〇. 3V，尖峰時間T〈0. 2us，可有效防止柵極驅(qū)動電路中的噪聲，且具有較寬的溫度范圍。
[0071] 本實施例提供的移位寄存器適用于奇數(shù)行掃描線對應(yīng)的移位寄存器級聯(lián)依次驅(qū) 動顯示面板的奇數(shù)行像素打開，偶數(shù)行掃描線對應(yīng)的移位寄存器級聯(lián)依次驅(qū)動顯示面板的 偶數(shù)行像素打開的情況。奇數(shù)行掃描線對應(yīng)的移位寄存器級的第一時鐘信號、第二時鐘信 號、第三時鐘信號和第四時鐘信號，與偶數(shù)行掃描線對應(yīng)的移位寄存器的第一時鐘信號、第 二時鐘信號、第三時鐘信號和第四時鐘信號時序相同。
[0072] 實施例四
[0073] 圖9為本發(fā)明實施例四提供的一種移位寄存器的示意圖，如圖9所示，移位寄存器 的輸出端包括第一輸出端Gn和第二輸出端Zn，第一輸出端Gn與對應(yīng)的一條掃描線相連， 以輸出掃描信號；移位寄存器包括上拉模塊51、下拉模塊52、掃描驅(qū)動模塊53和復(fù)位模塊 54 ；