一種Multibus總線(xiàn)到ISA總線(xiàn)的讀寫(xiě)操作轉(zhuǎn)換電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于加固計(jì)算機(jī)設(shè)計(jì)領(lǐng)域，特別是一種Multibus總線(xiàn)到ISA總線(xiàn)的讀寫(xiě)操作轉(zhuǎn)換電路。
【背景技術(shù)】
[0002]PCI/CPC1、Multibus、ISA是加固計(jì)算機(jī)主流設(shè)備總線(xiàn)，一般計(jì)算機(jī)系統(tǒng)采用單一計(jì)算機(jī)總線(xiàn)，形成系列設(shè)計(jì)，如PCI總線(xiàn)計(jì)算機(jī)、CPCI總線(xiàn)計(jì)算機(jī)、Multibus總線(xiàn)計(jì)算機(jī)、ISA總線(xiàn)計(jì)算機(jī)，配置模塊一般包括計(jì)算機(jī)主模塊、AD模塊與232串口模塊、特殊功能模塊等從設(shè)備。在加固計(jì)算機(jī)設(shè)計(jì)中，為提高系統(tǒng)可靠性，希望在新系統(tǒng)中盡量采用已鑒定成熟模塊或設(shè)備，如在Multibus總線(xiàn)計(jì)算機(jī)中使用已鑒定的ISA總線(xiàn)從模塊(AD模塊、232串口模塊、特殊功能模塊等)，形成混合總線(xiàn)計(jì)算機(jī)系統(tǒng)。但是，現(xiàn)有技術(shù)中尚無(wú)成熟的Multibus總線(xiàn)到ISA總線(xiàn)的讀寫(xiě)操作轉(zhuǎn)換電路，無(wú)法實(shí)現(xiàn)在Multibus總線(xiàn)機(jī)箱上配置ISA總線(xiàn)從設(shè)備的混插與兼容問(wèn)題。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于提供一種Multibus總線(xiàn)到ISA總線(xiàn)的讀寫(xiě)操作轉(zhuǎn)換電路。
[0004]實(shí)現(xiàn)本發(fā)明目的的技術(shù)解決方案為:一種Multibus總線(xiàn)到ISA總線(xiàn)的讀寫(xiě)操作轉(zhuǎn)換電路，包括時(shí)鐘分頻與取沿電路、狀態(tài)轉(zhuǎn)移電路、時(shí)序處理電路、復(fù)位電路、中斷電路；時(shí)鐘分頻與取沿電路接收系統(tǒng)時(shí)鐘與系統(tǒng)復(fù)位信號(hào)，輸出ISA總線(xiàn)時(shí)鐘邊沿信號(hào)到狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路，并輸出ISA總線(xiàn)時(shí)鐘到ISA總線(xiàn)，Multibus總線(xiàn)的核心部分Multibus三總線(xiàn)(控制總線(xiàn)、地址總線(xiàn)、數(shù)據(jù)總線(xiàn))與狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路相連，Multibus總線(xiàn)中斷信號(hào)與中斷電路相連，狀態(tài)轉(zhuǎn)移電路輸出時(shí)序控制信號(hào)到時(shí)序處理電路；ISA總線(xiàn)的核心部分ISA三總線(xiàn)與狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路相連，ISA總線(xiàn)中斷信號(hào)與中斷電路相連，復(fù)位電路接收Multibus總線(xiàn)復(fù)位信號(hào)和系統(tǒng)復(fù)位信號(hào)，輸出總復(fù)位信號(hào)到狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路，并輸出ISA總線(xiàn)復(fù)位信號(hào)到ISA總線(xiàn)。
[0005]時(shí)鐘分頻與取沿電路對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻得到ISA總線(xiàn)時(shí)鐘，并對(duì)ISA總線(xiàn)時(shí)鐘進(jìn)行取沿操作，輸出ISA總線(xiàn)時(shí)鐘邊沿信號(hào)給狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路使用。
[0006]狀態(tài)轉(zhuǎn)移電路采用系統(tǒng)時(shí)鐘作為狀態(tài)機(jī)的工作時(shí)鐘，通過(guò)同步有限狀態(tài)機(jī)進(jìn)行狀態(tài)轉(zhuǎn)移處理，輸出時(shí)序控制信號(hào)到時(shí)序處理電路。
[0007]時(shí)序處理電路根據(jù)狀態(tài)轉(zhuǎn)移電路提供的時(shí)序控制信號(hào)對(duì)Multibus三總線(xiàn)進(jìn)行時(shí)序處理，實(shí)現(xiàn)Multibus三總線(xiàn)到ISA三總線(xiàn)的讀寫(xiě)操作的時(shí)序轉(zhuǎn)換。
[0008]中斷電路從ISA總線(xiàn)接收ISA總線(xiàn)中斷信號(hào)，輸出Multibus總線(xiàn)中斷信號(hào)至Multibus總線(xiàn)，實(shí)現(xiàn)中斷信號(hào)的中轉(zhuǎn)處理。
[0009]復(fù)位電路實(shí)現(xiàn)Multibus總線(xiàn)復(fù)位信號(hào)到ISA總線(xiàn)復(fù)位信號(hào)的轉(zhuǎn)換，并提供狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路使用的總復(fù)位信號(hào)。
[0010]本發(fā)明中，相同名稱(chēng)的信號(hào)標(biāo)識(shí)表不同一電氣連接，Multibus總線(xiàn)簡(jiǎn)稱(chēng)M總線(xiàn)。
[0011]本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點(diǎn)為:1)該電路結(jié)構(gòu)簡(jiǎn)單，支持8位和16位數(shù)據(jù)寬度，地址線(xiàn)可以根據(jù)需要進(jìn)行擴(kuò)展；2)該電路轉(zhuǎn)換效率高，頻率適應(yīng)性強(qiáng)，可以用于7MHz?1MHz的ISA總線(xiàn)時(shí)鐘范圍；3)該電路通用性強(qiáng)，可以在通用的CPLD/FPGA邏輯芯片上實(shí)現(xiàn)，占用資源少，功耗低；4)該電路通過(guò)Multibus總線(xiàn)到ISA總線(xiàn)的讀寫(xiě)時(shí)序轉(zhuǎn)換，實(shí)現(xiàn)了在Multibus總線(xiàn)機(jī)箱上配置ISA總線(xiàn)從設(shè)備的混插與兼容；5)在測(cè)試領(lǐng)域，基于Multibus總線(xiàn)的測(cè)試系統(tǒng)，除直接測(cè)試Multibus總線(xiàn)模塊外，如果采用本發(fā)明電路，可以擴(kuò)展測(cè)試ISA總線(xiàn)從模塊，進(jìn)而提高系統(tǒng)測(cè)試能力；6)把Multibus總線(xiàn)的異步讀寫(xiě)操作轉(zhuǎn)換為ISA總線(xiàn)的同步讀寫(xiě)操作，實(shí)現(xiàn)Multibus總線(xiàn)主設(shè)備對(duì)ISA總線(xiàn)從設(shè)備的讀寫(xiě)操作，解決了 Multibus總線(xiàn)機(jī)箱上配置ISA總線(xiàn)從設(shè)備的混插與兼容問(wèn)題，在混合總線(xiàn)加固計(jì)算機(jī)設(shè)計(jì)、計(jì)算機(jī)總線(xiàn)板卡測(cè)試診斷等領(lǐng)域有廣泛應(yīng)用。
[0012]下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。
【附圖說(shuō)明】
[0013]圖1為本發(fā)明的Multibus總線(xiàn)到ISA總線(xiàn)的讀寫(xiě)操作轉(zhuǎn)換電路的組成框圖。
[0014]圖2為本發(fā)明的時(shí)鐘分頻與取沿電路的電路框圖。
[0015]圖3為本發(fā)明的狀態(tài)轉(zhuǎn)移電路的外部信號(hào)連接圖。
[0016]圖4為本發(fā)明的時(shí)序處理電路的外部信號(hào)連接和組成框圖。
[0017]圖5為本發(fā)明的狀態(tài)轉(zhuǎn)移電路的電路框圖。
[0018]圖6為本發(fā)明的狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖。
[0019]圖7為本發(fā)明的地址轉(zhuǎn)換電路的電路框圖。
[0020]圖8為本發(fā)明的讀寫(xiě)命令轉(zhuǎn)換電路的電路框圖。
[0021]圖9為本發(fā)明的數(shù)據(jù)寫(xiě)轉(zhuǎn)換電路的電路框圖。
[0022]圖10為本發(fā)明的數(shù)據(jù)讀轉(zhuǎn)換電路的電路框圖。
[0023]圖11為本發(fā)明的反饋電路的電路框圖。
[0024]圖12為本發(fā)明的復(fù)位電路的電路框圖。
【具體實(shí)施方式】
[0025]結(jié)合附圖1，說(shuō)明本發(fā)明的Multibus總線(xiàn)到ISA總線(xiàn)的讀寫(xiě)操作轉(zhuǎn)換電路的組成。
[0026]本發(fā)明的一種Multibus總線(xiàn)到ISA總線(xiàn)的讀寫(xiě)操作轉(zhuǎn)換電路，包括時(shí)鐘分頻與取沿電路、狀態(tài)轉(zhuǎn)移電路、時(shí)序處理電路、復(fù)位電路、中斷電路；時(shí)鐘分頻與取沿電路接收系統(tǒng)時(shí)鐘與系統(tǒng)復(fù)位信號(hào)，輸出ISA總線(xiàn)時(shí)鐘邊沿信號(hào)到狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路，并輸出ISA總線(xiàn)時(shí)鐘到ISA總線(xiàn)，Multibus總線(xiàn)的核心部分Multibus三總線(xiàn)(控制總線(xiàn)、地址總線(xiàn)、數(shù)據(jù)總線(xiàn))與狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路相連，Multibus總線(xiàn)中斷信號(hào)與中斷電路相連，狀態(tài)轉(zhuǎn)移電路輸出時(shí)序控制信號(hào)到時(shí)序處理電路；ISA總線(xiàn)的核心部分ISA三總線(xiàn)與狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路相連，ISA總線(xiàn)中斷信號(hào)與中斷電路相連，復(fù)位電路接收Multibus總線(xiàn)復(fù)位信號(hào)和系統(tǒng)復(fù)位信號(hào)，輸出總復(fù)位信號(hào)到狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路，并輸出ISA總線(xiàn)復(fù)位信號(hào)到ISA總線(xiàn)。
[0027]時(shí)鐘分頻與取沿電路對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻得到ISA總線(xiàn)時(shí)鐘，并對(duì)ISA總線(xiàn)時(shí)鐘進(jìn)行取沿操作，輸出ISA總線(xiàn)時(shí)鐘邊沿信號(hào)給狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路使用。
[0028]狀態(tài)轉(zhuǎn)移電路采用系統(tǒng)時(shí)鐘作為狀態(tài)機(jī)的工作時(shí)鐘，通過(guò)同步有限狀態(tài)機(jī)進(jìn)行狀態(tài)轉(zhuǎn)移處理，輸出時(shí)序控制信號(hào)到時(shí)序處理電路。
[0029]時(shí)序處理電路根據(jù)狀態(tài)轉(zhuǎn)移電路提供的時(shí)序控制信號(hào)對(duì)Multibus三總線(xiàn)進(jìn)行時(shí)序處理，實(shí)現(xiàn)Multibus三總線(xiàn)到ISA三總線(xiàn)的讀寫(xiě)操作的時(shí)序轉(zhuǎn)換。
[0030]中斷電路從ISA總線(xiàn)接收ISA總線(xiàn)中斷信號(hào)，輸出Multibus總線(xiàn)中斷信號(hào)至Multibus總線(xiàn)，實(shí)現(xiàn)中斷信號(hào)的中轉(zhuǎn)處理。
[0031]復(fù)位電路實(shí)現(xiàn)Multibus總線(xiàn)復(fù)位信號(hào)到ISA總線(xiàn)復(fù)位信號(hào)的轉(zhuǎn)換，并提供狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路使用的總復(fù)位信號(hào)。
[0032]本發(fā)明中，相同名稱(chēng)的信號(hào)標(biāo)識(shí)表不同一電氣連接，Multibus總線(xiàn)簡(jiǎn)稱(chēng)M總線(xiàn)。
[0033]結(jié)合附圖1、附圖2，說(shuō)明時(shí)鐘分頻與取沿電路的組成與工作原理。
[0034]時(shí)鐘分頻與取沿電路的輸入信號(hào)包括系統(tǒng)時(shí)鐘(sys_clk)和系統(tǒng)復(fù)位(sys_rst，低有效)，時(shí)鐘分頻與取沿電路的輸出信號(hào)包括ISA總線(xiàn)時(shí)鐘(isa_bclk)、ISA總線(xiàn)時(shí)鐘上升沿(isa_bclk_pedge，高有效)和ISA總線(xiàn)時(shí)鐘下降沿(isa_bclk_nedge，高有效)，ISA總線(xiàn)時(shí)鐘(isa_bclk)輸出到ISA總線(xiàn)，ISA總線(xiàn)時(shí)鐘上升沿(isa_bclk_pedge)和ISA總線(xiàn)時(shí)鐘下降沿(iSa_bClk_nedge)輸出到狀態(tài)轉(zhuǎn)移電路和時(shí)序處理電路；
[0035]時(shí)鐘分頻與取沿電路包括第一加法器[A01]、第一 D觸發(fā)器[D01]、第一等于比較器[E01]、第二等于比較器[E02];上述加法器的A輸入端的信號(hào)值每變化一次，OUT輸出端的信號(hào)值即變?yōu)锳輸入端的信號(hào)值加上B輸入端的增量值；上述等于比較器的A輸入端和B輸入端相等時(shí)輸出高電平，不相等輸出低電平；第一加法器[A01]、第一 D觸發(fā)器[D01]的數(shù)據(jù)端、第一等于比較器[E01]的輸入端、第二等于比較器[E02]的輸入端均為2位寬度；
[0036]第一加法器[A01]的B輸入端從高位到低位連接到電平狀態(tài)2’ bOl，第一加法器[A01]的OUT輸出端連接到第一 D觸發(fā)器[D01]的D輸入端，第一 D觸發(fā)器[D01]的時(shí)鐘端連接到系統(tǒng)時(shí)鐘sys_clk，第一 D觸發(fā)器[D01]的CLR復(fù)位端連接到系統(tǒng)復(fù)位sys_rst，第一 D觸發(fā)器[D01]的Q輸出端信號(hào)為clk_div_cnt(從高位到低位包括clk_div_cnt [I]、clk_div_cnt[0])，與第一加法器[A01]的A輸入端、第一等于比較器[E01]的A輸入端、第二等于比較器[E02]的A輸入端的對(duì)應(yīng)位相連，clk_div_cnt信號(hào)中的高位信號(hào)clk_div_cnt[l]即為ISA總線(xiàn)時(shí)鐘isa_bclk，第一等于比較器[E01]的B輸入端從高位到低位連接到電平狀態(tài)2’bOl，第一等于比較器[E01]的OUT輸出端信號(hào)即為ISA總線(xiàn)時(shí)鐘上升沿isa_bclk_pedge，第二等于比較器[E02]的B輸入端從高位到低位連接到電平狀態(tài)2’bll，第二等于比較器[E02]的OUT輸出端信號(hào)即為ISA總線(xiàn)時(shí)鐘下降沿isa_bclk_nedge。
[0037]第一加法器[A01]與第一 D觸發(fā)器[D01]組成2位時(shí)鐘計(jì)數(shù)器，第一 D觸發(fā)器[D01]的Q輸出端信號(hào)clk_div_cnt的高位信號(hào)clk_div_cnt [I]是系統(tǒng)時(shí)鐘sys_clk的四分頻信號(hào)，作為ISA總線(xiàn)時(shí)鐘isa_bclk ；clk_div_cnt電平狀態(tài)為2’ bOl時(shí)對(duì)應(yīng)ISA總線(xiàn)時(shí)鐘上升沿isa_bclk_pedge，clk_div_cnt電平狀態(tài)為2’ bll時(shí)對(duì)應(yīng)ISA總線(xiàn)時(shí)鐘下降沿isa_bclk_nedge。
[0038]結(jié)合附圖1、附圖3、附圖5和附圖6，說(shuō)明狀態(tài)轉(zhuǎn)移電路的外部連接、組成和工作原理。
[0039]狀態(tài)轉(zhuǎn)移電路輸入的系統(tǒng)信號(hào)包括系統(tǒng)時(shí)鐘(sys_clk)與總復(fù)位(rst，高有效)，狀態(tài)轉(zhuǎn)移電路輸入的來(lái)自時(shí)鐘分頻與取沿電路的信號(hào)包括ISA總線(xiàn)時(shí)鐘上升沿(isa_bclk_pedge，高有效)和ISA總線(xiàn)時(shí)鐘下降沿(isa_bclk_nedge，高有效)，狀態(tài)轉(zhuǎn)移電路與Multibus三總線(xiàn)相連的信號(hào)包括M總線(xiàn)存儲(chǔ)器讀(m_mrdc，低有效)、M總線(xiàn)存儲(chǔ)器寫(xiě)(m_mwtc，低有效)、M總線(xiàn)I/O讀(m_1rc，低有效)、M總線(xiàn)I/O寫(xiě)(m_1wc，低有效)，狀態(tài)轉(zhuǎn)移電路與ISA三總線(xiàn)相連的信號(hào)包括ISA總線(xiàn)鎖存(isa_bale，高有效)、ISA總線(xiàn)從設(shè)備就緒(isa_chrdy，高電平表示就緒)，狀態(tài)轉(zhuǎn)移電路輸出到時(shí)序處理電路的時(shí)序控制信號(hào)包括M總線(xiàn)讀(m_rd，高有效)、M總線(xiàn)寫(xiě)(m_wt，高有效)、M總線(xiàn)讀/寫(xiě)(m_rd_wt，高有效)、M總線(xiàn)讀寫(xiě)無(wú)效(m_rd_Wt_end，高有效)、ISA總線(xiàn)鎖存(isa_bale，高有效)、狀態(tài)信號(hào)IDLE、BALE、RD_WT、CHRDY、DATA、XACK、BT_END (狀態(tài)信號(hào)均為高有效);
[0040]狀態(tài)轉(zhuǎn)移電路包括第三等于比較器[E03]、第四等于比較器[E04]、第五等于比較器[E05]、第六等于比較器[E06]、第七等于比較器[E07]、第八等于比較器[E08]、第一小于比較器[LT01]、第一或門(mén)[0R01]、第二或門(mén)[0R02]、第三或門(mén)[0R03]、第一與門(mén)[AND01]、第二與門(mén)[AND02]、第一多路復(fù)用器[M01]、第二多路復(fù)用器[M02]、第三多路復(fù)用器[M03]、第四多路復(fù)用器[M04]、第五多路復(fù)用器[M05]、第二 D觸發(fā)器[D02]、第三D觸發(fā)器[D03]、第二加法器[A02]、第一狀態(tài)機(jī)模塊[U01];
[0041]上述第一小于比較器[LT01]的A輸入端的值小于B輸入端的值時(shí)輸出高電平，否則輸出低電平；上述多路復(fù)用器均為二選一復(fù)用器，二選一復(fù)用器的S選擇端為低電平時(shí)DO輸入端與Q輸出端連通，二選一復(fù)用器的S選擇端為高電平時(shí)Dl輸入端與Q輸出端連接；第三等于比較器[E03]、第四等于比較器[E04]、第五等于比較器[E05]、第六等于比較器[E06]、第七等于比較器[E07]的輸入端均為4位寬度，第一或門(mén)[0R01]、第二或門(mén)[0R02]、第三或門(mén)[0R03]、第一與門(mén)[AND01]、第二與門(mén)[AND02]以及第一狀態(tài)機(jī)模塊[U01]的外部接口均為I位寬度，第一多路復(fù)用器[M01]、第二多路復(fù)用器[M02]、第二 D觸發(fā)器[D02]的數(shù)據(jù)端均為I位寬度，第三D觸發(fā)器[D03]的數(shù)據(jù)端、第二加法器[A02]的輸入端、第一小于比較器[LT01]的輸入端、第八等于比較器[E08]的輸入端、第三多路復(fù)用器[M03]、第四多路復(fù)用器[M04]、第五多路復(fù)用器[M05]的數(shù)據(jù)端均為2位寬度；
[0042]第三等于比較器[E03]、第四等于比較器[E04]、第五等于比較器[E05]、第六等于比較器[E06]、第七等于比較器[E07]的A輸入端相連，從高位到低位依次連接到M總線(xiàn)I/O寫(xiě)m_1wc、M總線(xiàn)存儲(chǔ)器寫(xiě)m_mwtc、M總線(xiàn)I/O讀m_1rc、M總線(xiàn)存儲(chǔ)器讀m_mrdc，第三等于比較器[E03]的B輸入端從高位到低位連接到電平狀態(tài)4’ hE，第四等于比較器[E04]的B輸入端從高位到低位連接到電平狀態(tài)4’hD，第五等于比較器[E05]的B輸入端從高位到低位連接到電平狀態(tài)4’hB，第六等于比較器[E06]的B輸入端從高位到低位連接到電平狀態(tài)4’ h7，第七等于比較器[E07]的B輸入端從高位到低位連接到電平狀態(tài)4’ hF ;第三等于比較器[E03]的OUT輸出端連接到第一或門(mén)[0R01]輸入端1，第四等于比較器[E04]的OUT輸出端連接到第一或門(mén)[0R01]輸入端2，