]的時鐘端連接到系統(tǒng)時鐘sys_clk，第^— D觸發(fā)器[D11]的CLR復(fù)位端連接到總復(fù)位rst，第十八多路復(fù)用器[M18]的DO輸入端與第十九多路復(fù)用器[M19]的DO輸入端、第十二 D觸發(fā)器[D12]的Q輸出端、第二三態(tài)門[T02]的輸入端相連，第十八多路復(fù)用器[M18]的Dl輸入端連接到ISA總線數(shù)據(jù)isa_dat，第十八多路復(fù)用器[M18]的S選擇端連接到M總線讀m_rd，第十八多路復(fù)用器[M18]的Q輸出端與第十九多路復(fù)用器[M19]的Dl輸入端相連，第十九多路復(fù)用器[M19]的S選擇端連接到ISA總線時鐘上升沿isa_bclk_pedge，第十九多路復(fù)用器[M19]的Q輸出端連接到第十二 D觸發(fā)器[D12]的D輸入端，第十二 D觸發(fā)器[D12]的時鐘端連接到系統(tǒng)時鐘sys_clk，第十二 D觸發(fā)器[D12]的EN使能端連接到狀態(tài)信號DATA，第十二 D觸發(fā)器[D12]的CLR復(fù)位端連接到總復(fù)位rst，第二三態(tài)門[T02]的輸出端連接到M總線數(shù)據(jù)m_dat。
[0076]在總復(fù)位rst有效的復(fù)位狀態(tài)下，第十一 D觸發(fā)器[D11]的Q輸出端為低電平，第二三態(tài)門[T02]關(guān)閉；在狀態(tài)機最后一個狀態(tài)state7狀態(tài)下，狀態(tài)信號BT_END有效，第二選擇器[S02]的DO輸入端與OUT輸出端連通，在M總線讀寫命令結(jié)束時(M總線讀寫命令失效m_rd_wt_end為高電平)，第二選擇器[S02]的DO輸入端為低電平，第二三態(tài)門[T02]關(guān)閉，因此在復(fù)位狀態(tài)和狀態(tài)機操作結(jié)束時，第二三態(tài)門[T02]均關(guān)閉；在8七&七61、8七8七63、state4、state5、state6 狀態(tài)下，分別對應(yīng)狀態(tài)信號 IDLE、RD_WT、CHRDY、DATA、XACK 有效，第二選擇器[S02]的D2輸入端與OUT輸出端連通，第二三態(tài)門[T02]開關(guān)狀態(tài)保持不變；在state2狀態(tài)下，狀態(tài)信號BALE有效，第二選擇器[S02]的Dl輸入端與OUT輸出端連通，對于數(shù)據(jù)寫操作，M總線寫m_wt為高電平，M總線讀m_rd為低電平，第十六多路復(fù)用器[M16]的Q輸出端為低電平，在狀態(tài)信號BALE有效的ISA總線時鐘下降沿(對應(yīng)ISA總線鎖存isa_bale變?yōu)楦唠娖?，第二三態(tài)門[T02]關(guān)閉；因此對于數(shù)據(jù)寫操作，第二三態(tài)門[T02]一直處于關(guān)閉狀態(tài)，使M總線數(shù)據(jù)m_dat為單向輸入；
[0077]對于數(shù)據(jù)寫操作，在statel狀態(tài)下，狀態(tài)信號IDLE有效，M總線數(shù)據(jù)m_dat鎖存到第十D觸發(fā)器的Q輸出端；在state2狀態(tài)下，狀態(tài)信號BALE有效，在狀態(tài)信號BALE有效的ISA總線時鐘下降沿(對應(yīng)ISA總線鎖存isa_bale變?yōu)楦唠娖?，第一三態(tài)門[T01]導(dǎo)通，ISA總線數(shù)據(jù)isa_dat對應(yīng)單向輸出，在ISA總線鎖存isa_bale為高電平時，鎖存的M總線數(shù)據(jù)m_dat輸出到ISA總線數(shù)據(jù)isa_dat ;在state3到state7狀態(tài)下，ISA總線數(shù)據(jù)isa_dat保持不變；
[0078]對于數(shù)據(jù)寫操作，在ISA總線鎖存isa_bale變?yōu)楦唠娖綍r(對應(yīng)第一 ISA總線操作周期的ISA總線時鐘下降沿)，M總線數(shù)據(jù)!11_(1&丨輸出到ISA總線數(shù)據(jù)isa_dat，ISA總線數(shù)據(jù)isa_dat保持到下一次ISA總線鎖存isa_bale變?yōu)楦唠娖綖橹梗?br>[0079]對于數(shù)據(jù)讀操作，M總線寫m_wt為低電平，M總線讀m_rd為高電平，第十一多路復(fù)用器[Mil]的Q輸出端為低電平，在state2狀態(tài)下，狀態(tài)信號BALE有效，在狀態(tài)信號BALE有效的ISA總線時鐘下降沿(對應(yīng)ISA總線鎖存isa_bale變?yōu)楦唠娖?，第一三態(tài)門[T01]關(guān)閉，使ISA總線數(shù)據(jù)isa_dat為單向輸入，第一三態(tài)門[T01]的關(guān)閉狀態(tài)一直保持到下一次state2狀態(tài)下ISA總線鎖存isa_bale變?yōu)楦唠娖剑?br>[0080]對于數(shù)據(jù)讀操作，第十六多路復(fù)用器[M16]的Q輸出端為高電平，在statel狀態(tài)下，狀態(tài)信號IDLE有效，第二選擇器[S02]的D2輸入端與OUT輸出端連通，第二三態(tài)門[T02]保持關(guān)閉狀態(tài)；在state2狀態(tài)下，狀態(tài)信號BALE有效，第二選擇器[S02]的Dl輸入端與OUT輸出端連通，在狀態(tài)信號BALE有效的ISA總線時鐘下降沿(對應(yīng)ISA總線鎖存 isa_bale 變?yōu)楦唠娖?，第二三態(tài)門[T02]導(dǎo)通；在 state3、state4、state5、state6 狀態(tài)下，分別對應(yīng)狀態(tài)信號RD_WT、CHRDY, DATA、XACK有效，第二選擇器[S02]的D2輸入端與OUT輸出端連通，第二三態(tài)門[T02]保持導(dǎo)通狀態(tài)；在state5狀態(tài)下，狀態(tài)信號DATA有效，在狀態(tài)信號DATA有效的ISA總線時鐘上升沿，ISA總線數(shù)據(jù)isa_dat送到M總線數(shù)據(jù)端m_dat ;在state7狀態(tài)下，狀態(tài)信號BT_END有效，第二選擇器[S02]的DO輸入端與OUT輸出端連通，在M總線讀寫命令結(jié)束時(M總線讀寫失效m_rd_wt為高電平)，第二三態(tài)門[T02]關(guān)閉，M總線數(shù)據(jù)m_dat釋放。
[0081]對于數(shù)據(jù)讀操作，在第六ISA總線操作周期的ISA總線時鐘上升沿，將ISA總線數(shù)據(jù)isa_dat送到M總線數(shù)據(jù)端m_dat，M總線數(shù)據(jù)m_dat在M總線讀寫命令結(jié)束后一個系統(tǒng)時鐘周期內(nèi)釋放。
[0082]結(jié)合附圖11，說明反饋電路的組成和工作原理。
[0083]所述反饋電路包括第二十多路復(fù)用器[M20]、第六或門[0R06]、第三選擇器[S03]、第十三D觸發(fā)器[D13];第二十多路復(fù)用器[M20]為二選一復(fù)用器；第二十多路復(fù)用器[M20]為二選一復(fù)用器，第三選擇器[S03]為三路選擇器；第二十多路復(fù)用器[M20]、第六或門[0R06]、第三選擇器[S03]、第十三D觸發(fā)器[D13]的數(shù)據(jù)端均為I位寬度；
[0084]第二十多路復(fù)用器[M20]的DO輸入端與第三選擇器[S03]的D2輸入端、第十三D觸發(fā)器[D13]的Q輸出端相連，第二十多路復(fù)用器[M20]的Dl輸入端連接到高電平，第二十多路復(fù)用器[M20]的S選擇端連接到M總線讀寫無效m_rd_Wt_end，第二十多路復(fù)用器[M20]的Q輸出端連接到第三選擇器[S03]的DO輸入端，第三選擇器[S03]的Dl輸入端連接到低電平，第三選擇器[S03]的SO選擇端連接到狀態(tài)信號BT_END，第三選擇器[S03]的SI選擇端連接到狀態(tài)信號XACK，第六或門[0R06]的輸入端I連接到狀態(tài)信號IDLE，第六或門[0R06]的輸入端2連接到狀態(tài)信號BALE，第六或門[0R06]的輸入端3連接到狀態(tài)信號RD_WT，第六或門[0R06]的輸入端4連接到狀態(tài)信號CHRDY，第六或門[0R06]的輸入端5連接到狀態(tài)信號DATA，第六或門[0R06]的OUT輸出端連接到第三選擇器[S03]的S2選擇端，第三選擇器[S03]的OUT輸出端連接到第十三D觸發(fā)器[D13]的D輸入端，第十三D觸發(fā)器[D13]的時鐘端連接到系統(tǒng)時鐘sys_clk，第十三D觸發(fā)器[D13]的SET置位端連接到總復(fù)位rst，第十三D觸發(fā)器[D13]的Q輸出端連接到M總線傳輸確認m_xack。
[0085]在總復(fù)位rst有效的復(fù)位狀態(tài)下，第十三D觸發(fā)器[D13]的Q輸出端信號即M總線傳輸確認m_xack為高電平；在狀態(tài)機的最后一個狀態(tài)state7狀態(tài)下，狀態(tài)信號BT_END有效，第三選擇器[S03]的DO輸入端與OUT輸出端連通，在M總線讀寫命令結(jié)束時(M總線讀寫失效m_rd_wt_end為高電平)，M總線傳輸確認m_xack為高電平；在statel、state2、state3、state4、state5 狀態(tài)下，分別對應(yīng)狀態(tài)信號 IDLE、BALE、RD_WT、CHRDY, DATA 有效，第三選擇器[S03]的D2輸入端與OUT輸出端連通，M總線傳輸確認m_xack保持為高電平；在state6狀態(tài)下，狀態(tài)信號XACK有效，第三選擇器[S03]的Dl輸入端與OUT輸出端連通，M總線傳輸確認m_xack變?yōu)榈碗娖?；在state7狀態(tài)下，狀態(tài)信號BT_END有效，第三選擇器
[S03]的DO輸入端與OUT輸出端連通，在M總線讀寫命令結(jié)束時(M總線讀寫失效m_rd_wt_end為高電平)，M總線傳輸確認m_xack變?yōu)楦唠娖剑?br>[0086]M總線傳輸確認m_Xack(低有效)在第六ISA總線操作周期之后的一個系統(tǒng)時鐘周期變?yōu)榈碗娖?，表示M總線數(shù)據(jù)寫操作完成或已將讀取數(shù)據(jù)送到M數(shù)據(jù)總線m_dat，在M總線讀寫命令結(jié)束后一個系統(tǒng)時鐘周期之內(nèi)，M總線傳輸確認m_Xack恢復(fù)為高電平狀態(tài)，結(jié)束本次總線讀寫操作。
[0087]結(jié)合附圖12，說明復(fù)位電路的組成和工作原理。
[0088]復(fù)位電路接收M總線復(fù)位(m_init，低有效)和系統(tǒng)復(fù)位(sys_rst，低有效)，輸出ISA總線復(fù)位(isa_resetdrv，高有效)，并輸出總復(fù)位(rst，高有效)到狀態(tài)轉(zhuǎn)移電路和時序處理電路；
[0089]復(fù)位電路包括第三與門[AND03]、第一非門[N01];第三與門[AND03]、第一非門[NOI]端口均為I位寬度；第三與門[AND03]的輸入端I連接到系統(tǒng)復(fù)位sys_rst，第三與門[AND03]的輸入端2與第一非門[N01]的輸入端連接到M總線復(fù)位第三與門[AND03]的反相輸出端連接到總復(fù)位rst，第一非門[N01]的輸出端連接到ISA總線復(fù)位isa_resetdrv。
[0090]M總線復(fù)位m_init為低有效，ISA總線復(fù)位isa_resetdrv高有效，所以二者通過非門轉(zhuǎn)換即可，而狀態(tài)轉(zhuǎn)移電路和時序處理電路使用的總復(fù)位rst為系統(tǒng)復(fù)位sys_rst與M總線復(fù)位的組合，系統(tǒng)復(fù)位sys_rst與M總線復(fù)位有一個有效時，總復(fù)位rst有效。
[0091]由上可知，本發(fā)明的電路結(jié)構(gòu)簡單，支持8位和16位數(shù)據(jù)寬度，地址線可以根據(jù)需要進行擴展；該電路轉(zhuǎn)換效率高，頻率適應(yīng)性強，可以用于7MHz?1MHz的ISA總線時鐘范圍；該電路通用性強，可以在通用的CPLD/FPGA邏輯芯片上實現(xiàn)，占用資源少，功耗低；該電路通過Multibus總線到ISA總線的讀寫時序轉(zhuǎn)換，實現(xiàn)了在Multibus總線機箱上配置ISA總線從設(shè)備的混插與兼容；在測試領(lǐng)域，基于Multibus總線的測試系統(tǒng)，除直接測試Multibus總線模塊外，如果采用本發(fā)明電路，可以擴展測試ISA總線從模塊，進而提高系統(tǒng)測試能力JEMultibus總線的異步讀寫操作轉(zhuǎn)換為ISA總線的同步讀寫操作，實現(xiàn)Multibus總線主設(shè)備對ISA總線從設(shè)備的讀寫操作，解決了 Multibus總線機箱上配置ISA總線從設(shè)備的混插與兼容問題，在混合總線加固計算機設(shè)計、計算機總線板卡測試診斷等領(lǐng)域有廣泛應(yīng)用。
【主權(quán)項】
1.一種Multibus總線到ISA總線的讀寫操作轉(zhuǎn)換電路，其特征在于，包括時鐘分頻與取沿電路、狀態(tài)轉(zhuǎn)移電路、時序處理電路、復(fù)位電路、中斷電路；時鐘分頻與取沿電路接收系統(tǒng)時鐘與系統(tǒng)復(fù)位信號，輸出ISA總線時鐘邊沿信號到狀態(tài)轉(zhuǎn)移電路和時序處理電路，并輸出ISA總線時鐘到ISA總線，Multibus總線的核心部分Multibus三總線(控制總線、地址總線、數(shù)據(jù)總線)與狀態(tài)轉(zhuǎn)移電路和時序處理電路相連，Multibus總線中斷信號與中斷電路相連，狀態(tài)轉(zhuǎn)移電路輸出時序控制信號到時序處理電路；ISA總線的核心部分ISA三總線與狀態(tài)轉(zhuǎn)移電路和時序處理電路相連，ISA總線中斷信號與中斷電路相連，復(fù)位電路接收Multibus總線復(fù)位信號和系統(tǒng)復(fù)位信號，輸出總復(fù)位信號到狀態(tài)轉(zhuǎn)移電路和時序處理電路，并輸出ISA總線復(fù)位信號到ISA總線； 時鐘分頻與取沿電路對系統(tǒng)時鐘進行分頻得到ISA總線時鐘，并對ISA總線時鐘進行取沿操作，輸出ISA總線時鐘邊沿信號給狀態(tài)轉(zhuǎn)移電路和時序處理電路使用； 狀態(tài)轉(zhuǎn)移電路采用系統(tǒng)時鐘作為狀態(tài)機的工作時鐘，通過同步有限狀態(tài)機進行狀態(tài)轉(zhuǎn)移處理，輸出時序控制信號到時序處理電路； 時序處理電路根據(jù)狀態(tài)轉(zhuǎn)移電路提供的時序控制信號對Multibus三總線進行時序處理，實現(xiàn)Multibus三總線到ISA三總線的讀寫操作的時序轉(zhuǎn)換； 中斷電路從ISA總線接收ISA總線中斷信號，輸出Multibus總線中斷信號至Multibus總線，實現(xiàn)中斷信號的中轉(zhuǎn)處理； 復(fù)位電路實現(xiàn)Multibus總線復(fù)位信號到ISA總線復(fù)位信號的轉(zhuǎn)換，并提供狀態(tài)轉(zhuǎn)移電路和時序處理電路使用的總復(fù)位信號。
2.根據(jù)權(quán)利要求1所述的Multibus總線到ISA總線的讀寫操作轉(zhuǎn)換電路，其特征在于:時鐘分頻與取沿電路的輸入信號包括系統(tǒng)時鐘(sys_clk)和系統(tǒng)復(fù)位(sys_rst)，時鐘分頻與取沿電路的輸出信號包括ISA總線時鐘(isa_bclk)、ISA總線時鐘上升沿(isa_bclk_pedge)和 ISA 總線時鐘下降沿(isa_bclk_nedge)，ISA 總線時鐘(isa_bclk)輸出到ISA總線，ISA總線時鐘上升沿(isa_bclk_pedge)和ISA總線時鐘下降沿(isa_bclk_nedge)輸出到狀態(tài)轉(zhuǎn)移電路和時序處理電路； 時鐘分頻與取沿電路包括第一加法器[A01]、第一 D觸發(fā)器[D01]、第一等于比較器[E01]、第二等于比較器[E02];上述加法器的A輸入端的信號值每變化一次，OUT輸出端的信號值即變?yōu)锳輸入端的信號值加上B輸入端的增量值；上述等于比較器的A輸入端和B輸入端相等時輸出高電平，不相等輸出低電平；第一加法器[A01]、第一 D觸發(fā)器[D01]的數(shù)據(jù)端、第一等于比較器[E01]的輸入端、第二等于比較器[E02]的輸入端均為2位寬度；第一加法器[A01]的B輸入端從高位到低位連接到電平狀態(tài)2’b01，第一加法器[A01]的OUT輸出端連接到第一 D觸發(fā)器[D01]的D輸入端，第一 D觸發(fā)器[D01]的時鐘端連接到系統(tǒng)時鐘sys_clk，第一 D觸發(fā)器[D01]的CLR復(fù)位端連接到系統(tǒng)復(fù)位sys_rst，第一 D觸發(fā)器[D01]的Q輸出端信號為clk_div_cnt，從高位到低位包括clk_div_cnt[l]、clk_div_cnt[0]，與第一加法器[A01]的A輸入端、第一等于比較器[E01]的