入端與第四D觸發(fā)器[D04]的Q輸出端、第一鎖存器[L01]的D輸入端相連，第六多路復(fù)用器[M06]的Dl輸入端連接到M總線地am_addr，第六多路復(fù)用器[M06]的S選擇端連接到M總線讀/寫m_rd_wt，第六多路復(fù)用器[M06]的Q輸出端連接到第四D觸發(fā)器[D04]的D輸入端，第四D觸發(fā)器[D04]的時鐘端連接到系統(tǒng)時鐘sys_clk，第四D觸發(fā)器[D04]的EN使能端連接到狀態(tài)信號IDLE，第四D觸發(fā)器[D04]的CLR復(fù)位端連接到總復(fù)位rst，第一鎖存器[L01]的EN使能端連接到ISA總線鎖存isa_bale，第一鎖存器[L01]的的CLR復(fù)位端連接到總復(fù)位rst，第一鎖存器[L01]的Q輸出端連接到ISA總線地址isa_addr ； 所述讀寫命令轉(zhuǎn)換電路包括第七多路復(fù)用器[M07]、第八多路復(fù)用器[M08]、第九多路復(fù)用器[M09]、第五D觸發(fā)器[D05]、第六D觸發(fā)器[D06]、第四或門[0R04]、第一選擇器[S01];第七多路復(fù)用器[M07]、第八多路復(fù)用器[M08]、第九多路復(fù)用器[M09]均為二選一復(fù)用器；上述第一選擇器[S01]為三路選擇器，當(dāng)只有SO選擇端為高電平時，DO輸入端與OUT輸出端連通，當(dāng)只有SI選擇端為高電平時，Dl輸入端與OUT輸出端連通，當(dāng)只有S2選擇端為高電平時，D2輸入端與OUT輸出端選通；第七多路復(fù)用器[M07]、第八多路復(fù)用器[M08]、第九多路復(fù)用器[M09]、第五D觸發(fā)器[D05]、第六D觸發(fā)器[D06]、第一選擇器[S01]的數(shù)據(jù)端均為4位寬度，第四或門[0R04]端口為I位寬度； 第七多路復(fù)用器[M07]的DO輸入端與第九多路復(fù)用器[M09]的DO輸入端、第一選擇器[S01]的D2輸入端、第六D觸發(fā)器[D06]的Q輸出端相連，第七多路復(fù)用器[M07]的Dl輸入端從高位到低位連接到電平狀態(tài)4’hF，第七多路復(fù)用器[M07]的S選擇端連接到ISA總線時鐘上升沿isa_bClk_pedge，第七多路復(fù)用器[M07]的Q輸出端連接到第一選擇器[S01]的DO輸入端，第八多路復(fù)用器[M08]的DO輸入端與第五D觸發(fā)器[D05]的Q輸出端、第九多路復(fù)用器[M09]的Dl輸入端相連，第八多路復(fù)用器[M08]的Dl輸入端從高位到低位依次連接到M總線1/0寫m_1wc、M總線存儲器寫m_mwtc、M總線1/0讀m_1rc、M總線存儲器讀m_mrdc，第八多路復(fù)用器[M08]的S選擇端連接到M總線讀/寫m_rd_wt，第八多路復(fù)用器[M08]的Q輸出端連接到第五D觸發(fā)器[D05]的D輸入端，第五D觸發(fā)器[D05]的時鐘端連接到系統(tǒng)時鐘sys_clk，第五D觸發(fā)器[D05]的EN使能端連接到狀態(tài)信號IDLE，第五D觸發(fā)器[D05]的CLR復(fù)位端連接到總復(fù)位rst，第九多路復(fù)用器[M09]的S選擇端連接到ISA總線時鐘下降沿isa_bclk_nedge，第九多路復(fù)用器[M09]的Q輸出端連接到第一選擇器[S01]的D1，第一選擇器[S01]的SO選擇端連接到狀態(tài)信號DATA，第一選擇器[S01]的SI選擇端連接到狀態(tài)信號RD_WT，第四或門[0R04]的輸入端I連接到狀態(tài)信號IDLE，第四或門[0R04]的輸入端2連接到狀態(tài)信號BALE，第四或門[0R04]的輸入端3連接到狀態(tài)信號CHRDY，第四或門[0R04]的輸入端4連接到狀態(tài)信號XACK，第四或門[0R04]的輸入端5連接到狀態(tài)信號BT_END，第四或門[0R04]的輸出端連接到第一選擇器[SOI]的S2選擇端；第一選擇器[S01]的OUT輸出端連接到第六D觸發(fā)器[D06]的D輸入端，第六D觸發(fā)器[D06]的時鐘端連接到系統(tǒng)時鐘sys_clk，第六D觸發(fā)器[D06]的SET置位端連接到總復(fù)位rst，第六D觸發(fā)器[D06]的Q輸出端從高位到低位依次連接到ISA總線I/O寫isa_1w、ISA總線存儲器寫isa_memw、ISA總線I/O讀isa_1r、ISA總線存儲器讀isa_memr ； 所述數(shù)據(jù)寫轉(zhuǎn)換電路包括第十多路復(fù)用器[M10]、第十一多路復(fù)用器[Mil]、第十二多路復(fù)用器[M12]、第十三多路復(fù)用器[M13]、第九D觸發(fā)器[D09]、第十D觸發(fā)器[D10]、第二鎖存器[L02]、第一三態(tài)門[T01];第十多路復(fù)用器[M10]、第十一多路復(fù)用器[Mil]、第十二多路復(fù)用器[M12]、第十三多路復(fù)用器[M13]均為二選一復(fù)用器；第十多路復(fù)用器[M10]、第十一多路復(fù)用器[Mil]、第十二多路復(fù)用器[M12]、第九D觸發(fā)器[D09]的數(shù)據(jù)端均為I位寬度，第十三多路復(fù)用器[M13]、第十D觸發(fā)器[D10]、第二鎖存器[L02]、第一三態(tài)門[T01]的數(shù)據(jù)端對應(yīng)數(shù)據(jù)總線，數(shù)據(jù)寬度為8位或16位，可以根據(jù)實際應(yīng)用調(diào)整； 第十多路復(fù)用器[M10]的DO輸入端與第十二多路復(fù)用器[M12]的DO輸入端、第九D觸發(fā)器[D09]的Q輸出端、第一三態(tài)門[T01]的ENB使能端相連，第十多路復(fù)用器[M10]的Dl輸入端連接到高電平，第十多路復(fù)用器[M10]的S選擇端連接到M總線寫m_wt，第十多路復(fù)用器[M10]的Q輸出端連接到第十一多路復(fù)用器[Mil]的DO輸入端，第十一多路復(fù)用器[Mil]的Dl輸入端連接到低電平，第十一多路復(fù)用器[Mil]的S選擇端連接到M總線讀m_rd，第十一多路復(fù)用器[Mil]的Q輸出端連接到第十二多路復(fù)用器[M12]的Dl輸入端，第十二多路復(fù)用器[M12]的S選擇端連接到ISA總線時鐘下降沿isa_bclk_nedge，第十二多路復(fù)用器[M12]的Q輸出端連接到第九D觸發(fā)器[D09]的D輸入端，第九D觸發(fā)器[D09]的時鐘端連接到系統(tǒng)時鐘sys_clk，第九D觸發(fā)器[D09]的EN使能端連接到狀態(tài)信號BALE，第九D觸發(fā)器[D09]的CLR復(fù)位端連接到總復(fù)位rst，第十三多路復(fù)用器[M13]的DO輸入端與第十D觸發(fā)器[D10]的Q輸出端、第二鎖存器[L02]的D輸入端相連，第十三多路復(fù)用器[M13]的Dl輸入端連接到M總線數(shù)據(jù)m_dat，第十三多路復(fù)用器[M13]的S選擇端連接到M總線寫m_wt，第十三多路復(fù)用器[M13]的Q輸出端連接到第十D觸發(fā)器[D10]的D輸入端，第十D觸發(fā)器[D10]的時鐘端連接到系統(tǒng)時鐘sys_clk，第十D觸發(fā)器[D10]的EN使能端連接到狀態(tài)信號IDLE，第十D觸發(fā)器[D10]的CLR復(fù)位端連接到總復(fù)位rst，第二鎖存器[L02]的EN使能端連接到ISA總線鎖存isa_bale，第二鎖存器[L02]的CLR復(fù)位端連接到總復(fù)位rst，第二鎖存器[L02]的Q輸出端連接到第一三態(tài)門[T01]的輸入端，第一三態(tài)門[T01]的輸出端連接到ISA總線數(shù)據(jù)isa_dat ； 所述數(shù)據(jù)讀轉(zhuǎn)換電路包括第十四多路復(fù)用器[M14]、第十五多路復(fù)用器[M15]、第十六多路復(fù)用器[M16]、第十七多路復(fù)用器[M17]、第十八多路復(fù)用器[M18]、第十九多路復(fù)用器[M19]、第五或門[0R05]、第二選擇器[S02]、第十一 D觸發(fā)器[DlI]、第十二 D觸發(fā)器[D12]、第二三態(tài)門[T02];第十四多路復(fù)用器[M14]、第十五多路復(fù)用器[M15]、第十六多路復(fù)用器[M16]、第十七多路復(fù)用器[M17]、第十八多路復(fù)用器[M18]、第十九多路復(fù)用器[M19]均為二選一復(fù)用器，第二選擇器[S02]為三路選擇器；第十四多路復(fù)用器[M14]、第十五多路復(fù)用器[M15]、第十六多路復(fù)用器[M16]、第十七多路復(fù)用器[M17]、第五或門[0R05]、第二選擇器[S02]、第十一 D觸發(fā)器[D11]的數(shù)據(jù)端均為I位寬度，第十八多路復(fù)用器[M18]、第十九多路復(fù)用器[M19]、第十二 D觸發(fā)器[D12]、第二三態(tài)門[T02]的數(shù)據(jù)端對應(yīng)數(shù)據(jù)總線，數(shù)據(jù)寬度為8位或16位，可以根據(jù)實際應(yīng)用調(diào)整； 第十四多路復(fù)用器[M14]的DO輸入端與第十五多路復(fù)用器[M15]的DO輸入端、第十七多路復(fù)用器[M17]的DO輸入端、第二選擇器[S02]的D2輸入端、第十一 D觸發(fā)器[D11]的Q輸出端、第二三態(tài)門[T02]的ENB使能端相連，第十四多路復(fù)用器[M14]的Dl輸入端連接到低電平，第十四多路復(fù)用器[M14]的S選擇端連接到M總線讀寫無效m_rd_Wt_end，第十四多路復(fù)用器[M14]的Q輸出端連接到第二選擇器[S02]的DO輸入端，第十五多路復(fù)用器[M15]的Dl輸入端連接到低電平，第十五多路復(fù)用器[M15]的S選擇端連接到M總線寫!11_被，第十五多路復(fù)用器[M15]的Q輸出端連接到第十六多路復(fù)用器[M16]的DO輸入端，第十六多路復(fù)用器[M16]的Dl輸入端連接到高電平，第十六多路復(fù)用器[M16]的S選擇端連接到M總線讀m_rd，第十六多路復(fù)用器[M16]的Q輸出端連接到第十七多路復(fù)用器[M17]的Dl輸入端，第十七多路復(fù)用器[M17]的S選擇端連接到ISA總線時鐘下降沿isa_bclk_nedge，第十七多路復(fù)用器[M17]的Q輸出端連接到第二選擇器[S02]的Dl輸入端，第二選擇器[S02]的SO選擇端連接到狀態(tài)信號BT_END，第二選擇器[S02]的SI選擇端連接到狀態(tài)信號BALE，第五或門[0R05]的輸入端I連接到狀態(tài)信號IDLE，第五或門[0R05]的輸入端2連接到狀態(tài)信號RD_WT，第五或門[0R05]的輸入端3連接到狀態(tài)信號CHRDY，第五或門[0R05]的輸入端4連接到狀態(tài)信號DATA，第五或門[0R05]的輸入端5連接到狀態(tài)信號XACK，第五或門[0R05]的輸出端連接到第二選擇器[S02]的S2選擇端，第二選擇器[S02]的OUT輸出端連接到第^^一 D觸發(fā)器[Dl I]的D輸入端，第^^一 D觸發(fā)器[Dl I]的時鐘端連接到系統(tǒng)時鐘sys_clk，第^— D觸發(fā)器[D11]的CLR復(fù)位端連接到總復(fù)位rst，第十八多路復(fù)用器[M18]的DO輸入端與第十九多路復(fù)用器[M19]的DO輸入端、第十二 D觸發(fā)器[D12]的Q輸出端、第二三態(tài)門[T02]的輸入端相連，第十八多路復(fù)用器[M18]的Dl輸入端連接到ISA總線數(shù)據(jù)isa_dat，第十八多路復(fù)用器[M18]的S選擇端連接到M總線讀m_rd，第十八多路復(fù)用器[M18]的Q輸出端與第十九多路復(fù)用器[M19]的Dl輸入端相連，第十九多路復(fù)用器[M19]的S選擇端連接到ISA總線時鐘上升沿isa_bclk_pedge，第十九多路復(fù)用器[M19]的Q輸出端連接到第十二 D觸發(fā)器[D12]的D輸入端，第十二 D觸發(fā)器[D12]的時鐘端連接到系統(tǒng)時鐘sys_clk，第十二 D觸發(fā)器[D12]的EN使能端連接到狀態(tài)信號DATA，第十二 D觸發(fā)器[D12]的CLR復(fù)位端連接到總復(fù)位rst，第二三態(tài)門[T02]的輸出端連接到M總線數(shù)據(jù)m_dat ； 所述反饋電路包括第二十多路復(fù)用器[M20]、第六或門[0R06]、第三選擇器[S03]、第十三D觸發(fā)器[D13];第二十多路復(fù)用器[M20]為二選一復(fù)用器；第二十多路復(fù)用器[M20]為二選一復(fù)用器，第三選擇器[S03]為三路選擇器；第二十多路復(fù)用器[M20]、第六或門[0R06]、第三選擇器[S03]、第十三D觸發(fā)器[D13]的數(shù)據(jù)端均為I位寬度； 第二十多路復(fù)用器[M20]的DO輸入端與第三選擇器[S03]的D2輸入端、第十三D觸發(fā)器[D13]的Q輸出端相連，第二十多路復(fù)用器[M20]的Dl輸入端連接到高電平，第二十多路復(fù)用器[M20]的S選擇端連接到M總線讀寫無效m_rd_Wt_end，第二十多路復(fù)用器[M20]的Q輸出端連接到第三選擇器[S03]的DO輸入端，第三選擇器[S03]的Dl輸入端連接到低電平，第三選擇器[S03]的SO選擇端連接到狀態(tài)信號BT_END，第三選擇器[S03]的SI選擇端連接到狀態(tài)信號XACK，第六或門[0R06]的輸入端I連接到狀態(tài)信號IDLE，第六或門[0R06]的輸入端2連接到狀態(tài)信號BALE，第六或門[0R06]的輸入端3連接到狀態(tài)信號RD_WT，第六或門[0R06]的輸入端4連接到狀態(tài)信號CHRDY，第六或門[0R06]的輸入端5連接到狀態(tài)信號DATA，第六或門[0R06]的OUT輸出端連接到第三選擇器[S03]的S2選擇端，第三選擇器[S03]的OUT輸出端連接到第十三D觸發(fā)器[D13]的D輸入端，第十三D觸發(fā)器[D13]的時鐘端連接到系統(tǒng)時鐘sys_clk，第十三D觸發(fā)器[D13]的SET置位端連接到總復(fù)位rst，第十三D觸發(fā)器[D13]的Q輸出端連接到M總線傳輸確認m_xack。
5.根據(jù)權(quán)利要求1所述的Multibus總線到ISA總線的讀寫操作轉(zhuǎn)換電路，其特征在于:復(fù)位電路接收M總線復(fù)位(m_init，低有效)和系統(tǒng)復(fù)位(sys_rst，低有效)，輸出ISA總線復(fù)位(isa_resetdrv，高有效)，并輸出總復(fù)位(rst，高有效)到狀態(tài)轉(zhuǎn)移電路和時序處理電路； 復(fù)位電路包括第三與門[AND03]、第一非門[N01];第三與門[AND03]、第一非門[N01]端口均為I位寬度；第三與門[AND03]的輸入端I連接到系統(tǒng)復(fù)位sys_rst，第三與門[AND03]的輸入端2與第一非門[N01]的輸入端連接到M總線復(fù)位第三與門[AND03]的反相輸出端連接到總復(fù)位rst，第一非門[N01]的輸出端連接到ISA總線復(fù)位isa—resetdrv0
【專利摘要】本發(fā)明公開了一種Multibus總線到ISA總線的讀寫操作轉(zhuǎn)換電路。該Multibus總線到ISA總線的讀寫操作轉(zhuǎn)換電路把Multibus總線的異步讀寫操作轉(zhuǎn)換為ISA總線的同步讀寫操作，實現(xiàn)Multibus總線主設(shè)備對ISA總線從設(shè)備的讀寫操作。本發(fā)明結(jié)構(gòu)簡單，支持8位和16位數(shù)據(jù)寬度，地址線可以根據(jù)用戶需要進行擴展，可用于混合總線計算機系統(tǒng)設(shè)計。本發(fā)明解決了Multibus總線機箱上配置ISA總線從設(shè)備的混插與兼容問題，在混合總線加固計算機設(shè)計、計算機總線板卡測試診斷等領(lǐng)域有廣泛應(yīng)用。
【IPC分類】G06F13-40
【公開號】CN104572559
【申請?zhí)枴緾N201510010374
【發(fā)明人】曲偉, 林冬冬, 張貝貝, 李臣, 郭瀟湧, 陳國華, 葛佳佳, 管飛, 李紅星, 馬龍
【申請人】江蘇杰瑞科技集團有限責(zé)任公司
【公開日】2015年4月29日
【申請日】2015年1月8日