A輸入端、第二等于比較器[E02]的A輸入端的對應(yīng)位相連，clk_div_cnt信號中的高位信號clk_div_cnt[l]即為ISA總線時鐘isa_bclk，第一等于比較器[E01]的B輸入端從高位到低位連接到電平狀態(tài)2’ bOl，第一等于比較器[E01]的OUT輸出端信號即為ISA總線時鐘上升沿isa_bclk_pedge，第二等于比較器[E02]的B輸入端從高位到低位連接到電平狀態(tài)2’ bll，第二等于比較器[E02]的OUT輸出端信號即為ISA總線時鐘下降沿isa_bclk_nedge。
3.根據(jù)權(quán)利要求1所述的Multibus總線到ISA總線的讀寫操作轉(zhuǎn)換電路，其特征在于:狀態(tài)轉(zhuǎn)移電路輸入的系統(tǒng)信號包括系統(tǒng)時鐘(sys_Clk)與總復(fù)位(rst)，狀態(tài)轉(zhuǎn)移電路輸入的來自時鐘分頻與取沿電路的信號包括ISA總線時鐘上升沿(iSa_bClk_pedge)和ISA總線時鐘下降沿(isa_bclk_nedge)，狀態(tài)轉(zhuǎn)移電路與Multibus三總線相連的信號包括M總線存儲器讀(m_mrdc)、M總線存儲器寫(m_mwtc)、M總線I/O讀(m_1rc)、M總線I/O寫(m_1wc)，狀態(tài)轉(zhuǎn)移電路與ISA三總線相連的信號包括ISA總線鎖存(isa_bale)、ISA總線從設(shè)備就緒(isa_chrdy)，狀態(tài)轉(zhuǎn)移電路輸出到時序處理電路的時序控制信號包括M總線讀(m_rd)、M總線寫(m_wt)、M總線讀/寫(m_rd_wt)、M總線讀寫無效(m_rd_wt_end)、ISA 總線鎖存(isa_bale)、狀態(tài)信號 IDLE、BALE、RD_WT、CHRDY, DATA、XACK, BT_END，狀態(tài)信號均為尚有效； 狀態(tài)轉(zhuǎn)移電路包括第三等于比較器[E03]、第四等于比較器[E04]、第五等于比較器[E05]、第六等于比較器[E06]、第七等于比較器[E07]、第八等于比較器[E08]、第一小于比較器[LT01]、第一或門[0R01]、第二或門[0R02]、第三或門[0R03]、第一與門[AND01]、第二與門[AND02]、第一多路復(fù)用器[M01]、第二多路復(fù)用器[M02]、第三多路復(fù)用器[M03]、第四多路復(fù)用器[M04]、第五多路復(fù)用器[M05]、第二 D觸發(fā)器[D02]、第三D觸發(fā)器[D03]、第二加法器[A02]、第一狀態(tài)機模塊[U01]; 上述第一小于比較器[LT01]的A輸入端的值小于B輸入端的值時輸出高電平，否則輸出低電平；上述多路復(fù)用器均為二選一復(fù)用器，二選一復(fù)用器的S選擇端為低電平時DO輸入端與Q輸出端連通，二選一復(fù)用器的S選擇端為高電平時Dl輸入端與Q輸出端連接；第三等于比較器[E03]、第四等于比較器[E04]、第五等于比較器[E05]、第六等于比較器[E06]、第七等于比較器[E07]的輸入端均為4位寬度，第一或門[0R01]、第二或門[0R02]、第三或門[0R03]、第一與門[AND01]、第二與門[AND02]以及第一狀態(tài)機模塊[U01]的外部接口均為I位寬度，第一多路復(fù)用器[M01]、第二多路復(fù)用器[M02]、第二 D觸發(fā)器[D02]的數(shù)據(jù)端均為I位寬度，第三D觸發(fā)器[D03]的數(shù)據(jù)端、第二加法器[A02]的輸入端、第一小于比較器[LT01]的輸入端、第八等于比較器[E08]的輸入端、第三多路復(fù)用器[M03]、第四多路復(fù)用器[M04]、第五多路復(fù)用器[M05]的數(shù)據(jù)端均為2位寬度； 第三等于比較器[E03]、第四等于比較器[E04]、第五等于比較器[E05]、第六等于比較器[E06]、第七等于比較器[E07]的A輸入端相連，從高位到低位依次連接到M總線I/O寫m_1wc、M總線存儲器寫m_mwtc、M總線I/O讀m_1rc、M總線存儲器讀m_mrdc，第三等于比較器[E03]的B輸入端從高位到低位連接到電平狀態(tài)4’ hE，第四等于比較器[E04]的B輸入端從高位到低位連接到電平狀態(tài)4’hD，第五等于比較器[E05]的B輸入端從高位到低位連接到電平狀態(tài)4’hB，第六等于比較器[E06]的B輸入端從高位到低位連接到電平狀態(tài)4’ h7，第七等于比較器[E07]的B輸入端從高位到低位連接到電平狀態(tài)4’ hF ;第三等于比較器[E03]的OUT輸出端連接到第一或門[0R01]輸入端1，第四等于比較器[E04]的OUT輸出端連接到第一或門[0R01]輸入端2，第一或門[0R01]的輸出端信號為M總線讀(m_rd)，連接到第三或門[0R03]的輸入端I并輸出到時序處理電路，第五等于比較器[E05]的OUT輸出端連接到第二或門[0R02]輸入端1，第六等于比較器[E06]的OUT輸出端連接到第二或門[0R02]輸入端2，第二或門[0R02]的輸出端信號為M總線寫連接到第三或門[0R03]的輸入端2并輸出到時序處理電路，第三或門[0R03]的輸出端信號為M總線讀/寫(m_rd_wt)，連接到第一狀態(tài)機模塊[U01]的Tl輸入端并輸出到時序處理電路；第七等于比較器[E07]的OUT輸出端信號為M總線讀寫無效(m_rd_wt_end)，連接到第一狀態(tài)機模塊[U01]的T6輸入端并輸出到時序處理電路； 第一多路復(fù)用器[M01]的DO輸入端連接到第二 D觸發(fā)器[D02]的Q輸出端，第一多路復(fù)用器[M01]的Dl輸入端連接到低電平，第一多路復(fù)用器[M01]的S選擇端連接到ISA總線時鐘上升沿isa_bClk_pedge，第一多路復(fù)用器[M01]的Q輸出端連接到第二多路復(fù)用器[M02]的DO輸入端，第二多路復(fù)用器[M02]的Dl輸入端連接到高電平，第二多路復(fù)用器[MO2]的S選擇端連接到ISA總線時鐘下降沿isa_bclk_nedge，第二多路復(fù)用器[M02]的Q輸出端連接到第二 D觸發(fā)器[D02]的D輸入端，第二 D觸發(fā)器[D02]的時鐘端連接到系統(tǒng)時鐘SyS_clk，第二 D觸發(fā)器[D02]的EN使能端連接到狀態(tài)信號BALE，第二 D觸發(fā)器[D02]的CLR復(fù)位端連接到總復(fù)位rst，第二 D觸發(fā)器[D02]的Q輸出端信號即為ISA總線鎖存isa_bale ;第一與門[AND01]的輸入端I連接到ISA總線時鐘上升沿isa_bclk_pedge，第一與門[AND01]的輸入端2連接到ISA總線鎖存isa_bale，第一與門[AND01]的輸出端連接到第一狀態(tài)機模塊[U01]的T2輸入端； 第三D觸發(fā)器[D03]的D輸入端與第五多路復(fù)用器[M05]的Q輸出端相連，第三D觸發(fā)器[D03]的時鐘端連接到系統(tǒng)時鐘sys_clk，第三D觸發(fā)器[D03]的EN使能端連接到狀態(tài)信號CHRDY，第三D觸發(fā)器[D03]的CLR復(fù)位端連接到總復(fù)位rst，第三D觸發(fā)器[D03]的Q輸出端與第一小于比較器[LT01]的A輸入端、第三多路復(fù)用器[M03]的DO輸入端、第二加法器[A02]的A輸入端、第八等于比較器[E08]的A輸入端、第五多路復(fù)用器[M05]的DO輸入端相連，第一小于比較器[LT01]的B輸入端從高位到低位連接到電平狀態(tài)2’ bll，第一小于比較器[LT01]的OUT輸出端連接到第四多路復(fù)用器[M04]的S選擇端，第三多路復(fù)用器[M03]的Dl輸入端從高位到低位連接到電平狀態(tài)2’ b00，第三多路復(fù)用器[M03]的Q輸出端連接到第四多路復(fù)用器[M04]的DO輸入端，第二加法器[A02]的B輸入端從高位到低位連接到電平狀態(tài)2’b01，第二加法器[A02]的OUT輸出端連接到第四多路復(fù)用器[M04]的Dl輸入端，第四多路復(fù)用器[M04]的Q輸出端連接到第五多路復(fù)用器[M05]的Dl輸入端，第五多路復(fù)用器[M05]的S選擇端與第二與門[AND02]的輸入端I相連并連接到ISA總線時鐘上升沿isa_bclk_pedge，第八等于比較器[E08]的B輸入端從高位到低位連接到電平狀態(tài)2’bll，第八等于比較器[E08]的OUT輸出端連接到第二與門[AND02]的輸入端3，第二與門[AND02]的輸入端2連接到ISA總線從設(shè)備就緒isa_chrdy，第二與門[AND02]的輸出端連接到第一狀態(tài)機模塊[U01]的T4輸入端； 第一狀態(tài)機模塊[U01]的T3輸入端連接到ISA總線時鐘下降沿isa_bClk_nedge，第一狀態(tài)機模塊[U01]的T5輸入端連接到ISA總線時鐘上升沿isa_bClk_pedge，第一狀態(tài)機模塊[U01]的CLK時鐘端連接到系統(tǒng)時鐘sys_Clk，第一狀態(tài)機模塊[U01]的CLR復(fù)位端連接到總復(fù)位rst，第一狀態(tài)機模塊[U01]的state輸出端信號包括狀態(tài)信號IDLE、BALE、RD_WT、CHRDY, DATA、XACK, BT_END，分別輸出到時序處理電路； 所述第一狀態(tài)機模塊[U01]采用系統(tǒng)時鐘sys_Clk作為狀態(tài)機的工作時鐘，第一狀態(tài)機模塊[U01]的狀態(tài)轉(zhuǎn)移條件包括Tl、T2、T3、T4、T5、T6，有效狀態(tài)包括statel、state2、state3、state4、state5、state6、state7，分別對應(yīng)狀態(tài)信號 IDLE、BALE、RD_WT、CHRDY、DATA、XACK、BT_END (均為高電平有效)，總復(fù)位rst有效時系統(tǒng)處于statel狀態(tài)，狀態(tài)信號IDLE有效，在總復(fù)位rst撤銷的正常工作條件下，當(dāng)Tl無效時(Tl = O)，狀態(tài)機處于statel狀態(tài)，當(dāng)Tl有效時(Tl = I)，狀態(tài)機轉(zhuǎn)移到state2狀態(tài)，狀態(tài)信號BALE有效，當(dāng)T2無效時，狀態(tài)機處于state2狀態(tài)，當(dāng)T2有效時(T2 = I)，狀態(tài)機轉(zhuǎn)移到state3狀態(tài)，狀態(tài)信號RD_WT有效，當(dāng)T3無效時，狀態(tài)機處于state3狀態(tài)，當(dāng)T3有效時(T3 = I)，狀態(tài)機轉(zhuǎn)移到state4狀態(tài)，狀態(tài)信號CHRDY有效，當(dāng)T4無效時，狀態(tài)機處于state4狀態(tài)，當(dāng)T4有效時(T4=I)，狀態(tài)機轉(zhuǎn)移到state5狀態(tài)，狀態(tài)信號DATA有效，當(dāng)T5無效時，狀態(tài)機處于state5狀態(tài)，當(dāng)T5有效時(T5 = I)，狀態(tài)機轉(zhuǎn)移到state6狀態(tài)，狀態(tài)信號XACK有效，state6狀態(tài)停留一個系統(tǒng)時鐘(sys_clk)之后，轉(zhuǎn)移到state7狀態(tài)，當(dāng)T6無效時，狀態(tài)機處于state7狀態(tài)，狀態(tài)信號BT_END有效，當(dāng)T6有效時(T6 = I)，狀態(tài)機轉(zhuǎn)移到statel狀態(tài)，完成一次狀態(tài)機的狀態(tài)轉(zhuǎn)移操作。
4.根據(jù)權(quán)利要求1所述的Multibus總線到ISA總線的讀寫操作轉(zhuǎn)換電路，其特征在于:時序處理電路輸入的系統(tǒng)信號包括系統(tǒng)時鐘(sys_clk)與總復(fù)位(rst)，時序處理電路輸入的來自時鐘分頻與取沿電路的信號包括ISA總線時鐘上升沿(iSa_bClk_pedge)和ISA總線時鐘下降沿(isa_bclk_nedge)，時序處理電路與Multibus三總線連接的信號包括M總線存儲器讀(m_mrdc)、M總線存儲器寫(m_mwtc)、M總線I/O讀(m_1rc)、M總線I/O寫(m_1wc)、M總線地址(m_addr)、M總線數(shù)據(jù)(m_dat)、M總線傳輸確認(m_xack)，時序處理電路與ISA三總線相連的信號包括ISA總線存儲器讀(isa_memr)、ISA總線存儲器寫(isa_memw)、ISA 總線 I/O 讀(isa_1r)、ISA 總線 I/O 寫(isa_1w)、ISA 總線地址(isa_addr)、ISA總線數(shù)據(jù)(isa_dat)，時序處理電路接收的狀態(tài)轉(zhuǎn)移電路的輸出信號包括M總線讀(m_rd)、M總線寫(m_wt)、M總線讀/寫(m_rd_wt)、M總線讀寫無效(m_rd_wt_end)、ISA總線鎖存(isa_bale)、狀態(tài)信號 IDLE、BALE、RD_WT、CHRDY, DATA、XACK, BT_END，均為高電平有效； 時序處理電路包括地址轉(zhuǎn)換電路、讀寫命令轉(zhuǎn)換電路、數(shù)據(jù)寫轉(zhuǎn)換電路、數(shù)據(jù)讀轉(zhuǎn)換電路、反饋電路；地址轉(zhuǎn)換電路、讀寫命令轉(zhuǎn)換電路、數(shù)據(jù)寫轉(zhuǎn)換電路、數(shù)據(jù)讀轉(zhuǎn)換電路、反饋電路均采用系統(tǒng)時鐘(sys_Clk)作為工作時鐘，采用總復(fù)位(rst)作為復(fù)位信號； 地址轉(zhuǎn)換電路用于實現(xiàn)M總線地址(m_addr)到ISA總線地址(isa_addr)的讀寫時序轉(zhuǎn)換，輸入的時序控制信號包括M總線讀/寫(m_rd_wt)、ISA總線鎖存(isa_bale)、狀態(tài)信號IDLE ； 讀寫命令轉(zhuǎn)換電路用于實現(xiàn)M總線讀寫操作命令(M總線存儲器讀m_mrdC、M總線存儲器寫m_mwtc、M總線I/O讀m_1rc、M總線I/O寫m_1wc)到ISA總線讀寫操作命令(ISA總線存儲器讀isa_memr、ISA總線存儲器寫isa_memw、ISA總線I/O讀isa_1r、I/0總線I/O寫isa_1w)的讀寫時序轉(zhuǎn)換，輸入的時序控制信號包括m總線讀/寫(m_rd_wt)、ISA總線時鐘上升沿(isa_bclk_pedge)、ISA總線時鐘下降沿(isa_bclk_nedge)、狀態(tài)信號IDLE、BALE、RD_WT、CHRDY, DATA、XACK、BT_END ； 數(shù)據(jù)寫轉(zhuǎn)換電路用于實現(xiàn)M總線數(shù)據(jù)(m_dat)到ISA總線數(shù)據(jù)(isa_dat)的寫操作時序轉(zhuǎn)換，輸入的時序控制信號包括M總線寫(m_wt)、M總線讀(m_rd)、ISA總線時鐘下降沿(isa_bclk_nedge)、ISA 總線鎖存(isa_bale)、狀態(tài)信號 IDLE、BALE ； 數(shù)據(jù)讀轉(zhuǎn)換電路用于實現(xiàn)ISA總線數(shù)據(jù)(isa_dat)到M總線數(shù)據(jù)(m_dat)的讀操作時序轉(zhuǎn)換，輸入的時序控制信號包括M總線寫(m_wt)、M總線讀(m_rd)、M總線讀寫無效(m_rd_wt_end)、ISA 總線時鐘上升沿(isa_bclk_pedge)、ISA 總線時鐘下降沿(isa_bclk_nedge)、狀態(tài)信號 IDLE、BALE、RD_WT、CHRDY, DATA、XACK, BT_END ； 反饋電路用于產(chǎn)生反饋信號M總線傳輸確認(m_Xack)，輸入的時序控制信號包括M總線讀寫無效(m_rd_wt_end)、狀態(tài)信號 IDLE、BALE、RD_WT、CHRDY, DATA、XACK, BT_END ；所述地址轉(zhuǎn)換電路包括第六多路復(fù)用器[M06]、第四D觸發(fā)器[D04]、第一鎖存器[L01];第六多路復(fù)用器[M06]為二選一復(fù)用器；第六多路復(fù)用器[M06]、第四D觸發(fā)器[D04]、第一鎖存器[L01]的數(shù)據(jù)端對應(yīng)地址總線，數(shù)據(jù)寬度可根據(jù)實際應(yīng)用調(diào)整，默認為20位寬度； 第六多路復(fù)用器[M06]的DO輸