用于存儲單元的三維(3-d)寫輔助方案的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般地涉及半導體技術(shù)領(lǐng)域，更具體地，涉及集成電路。
【背景技術(shù)】
[0002]半導體集成電路(IC)工業(yè)已經(jīng)生產(chǎn)了各種各樣的數(shù)字器件，以解決許多不同領(lǐng)域中的問題。諸如具有微處理器的芯片上系統(tǒng)(SoC)器件的一些數(shù)字器件電耦合至用于存儲數(shù)字數(shù)據(jù)的靜態(tài)隨機存取存儲器(SRAM)器件。由于IC變得更小且更復雜，工作電壓不斷降低，從而影響IC性能。

【發(fā)明內(nèi)容】

[0003]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種集成電路，包括:存儲單元的陣列；寫地址解碼器，包括多個寫輸出端；以及寫邏輯單元的陣列，其中:所述寫邏輯單元的陣列電連接至所述多個寫輸出端；所述寫邏輯單元的陣列電連接至所述存儲單元的陣列；以及所述寫邏輯單元的陣列被配置為設(shè)置所述存儲單元的工作電壓。
[0004]在該集成電路中，每個寫邏輯單元都與相應的存儲單元相關(guān)聯(lián)。
[0005]在該集成電路中，每個寫邏輯單元都包括電連接至每個存儲單元的獨立的寫字線(WffL)0
[0006]在該集成電路中，所述存儲單元的陣列形成在第一層級上，并且所述寫邏輯單元的陣列形成在第二層級上，所述第一層級不同于所述第二層級。
[0007]在該集成電路中，所述第一層級位于所述第二層級之上。
[0008]在該集成電路中，所述第一層級位于所述第二層級之下。
[0009]在該集成電路中，每個寫邏輯單元都被配置為:至少接收第一控制信號；以及至少響應于所述第一控制信號而產(chǎn)生輸出信號，其中，所述輸出信號控制每個相關(guān)聯(lián)的存儲單元。
[0010]根據(jù)本發(fā)明的另一方面，提供了一種集成電路，包括:存儲單元的陣列；寫地址解碼器，包括多個寫輸出端；以及寫邏輯單元的陣列，其中:所述寫邏輯單元的陣列電連接至所述多個寫輸出端；所述寫邏輯單元的陣列電連接至所述存儲單元的陣列；所述寫邏輯單元的陣列被配置為設(shè)置所述存儲單元的工作電壓；每個寫邏輯單元均與相應的所述存儲單元相關(guān)聯(lián)；以及每個寫邏輯單元均包括可編程電壓調(diào)諧器。
[0011]在該集成電路中，所述可編程電壓調(diào)諧器被配置為:至少接收第一控制信號；以及至少響應于所述第一控制信號而產(chǎn)生輸出信號，其中，所述輸出信號控制每個相關(guān)聯(lián)的存儲單元的所述工作電壓。
[0012]在該集成電路中，所述可編程電壓調(diào)諧器包括:第一 P型晶體管；所述第一 P型晶體管的第一端子被配置為第一輸入節(jié)點，以接收選擇控制信號；所述第一 P型晶體管的第二端子被配置為第一輸出節(jié)點，以響應于所述選擇控制信號而將輸出控制信號發(fā)送至所述存儲單元；以及所述第一 P型晶體管的第三端子耦合至電源電壓。
[0013]該集成電路進一步包括第一 P型晶體管，其中:所述第一 P型晶體管的第一端子被配置為第一輸入節(jié)點，以接收反相信號；所述第一 P型晶體管的第二端子耦合至所述可編程電壓調(diào)諧器；以及所述第一 P型晶體管的第三端子耦合至電源電壓。
[0014]該集成電路進一步包括反相器，其中:所述反相器的第一端子被配置為接收NAND輸出信號；以及所述反相器的第二端子耦合至所述第一P型晶體管的所述第一輸入節(jié)點，并且產(chǎn)生所述反相信號。
[0015]該集成電路進一步包括NAND門，其中:所述NAND門的第一端子被配置為至少接收NAND控制信號；以及所述NAND門的第二端子耦合至所述反相器的第一端子，并且被配置為產(chǎn)生所述NAND輸出信號。
[0016]在該集成電路中，所述可編程電壓調(diào)諧器包括:第一 P型晶體管；所述第一 P型晶體管的第一端子被配置為第一輸入節(jié)點，以接收第一輸入信號；所述第一 P型晶體管的第二端子被配置為第一輸出節(jié)點，以響應于所述第一輸入信號而將輸出控制信號發(fā)送至所述存儲單元；以及所述第一 P型晶體管的第三端子耦合至所述第一 P型晶體管的第一端子。
[0017]該集成電路進一步包括第一 P型晶體管，其中:所述第一 P型晶體管的第一端子被配置為第一輸入節(jié)點以接收第一輸入信號；所述第一 P型晶體管的第二端子被配置為第一輸出節(jié)點，以響應于所述第一輸入信號而將輸出控制信號發(fā)送至所述存儲單元；以及所述第一 P型晶體管的第三端子耦合至電源電壓。
[0018]在該集成電路中，所述可編程電壓調(diào)諧器進一步包括:第一反相器和第二反相器；所述第一反相器的第一端子被配置為接收NAND輸出信號；所述第一反相器的第二端子耦合至所述第二反相器的第一端子；以及所述第二反相器的第二端子耦合至所述第一輸入節(jié)點，并且產(chǎn)生所述第一輸入信號。
[0019]該集成電路進一步包括NAND門，其中:所述NAND門的第一端子被配置為至少接收選擇控制信號；以及所述NAND門的第二端子耦合至所述第一反相器的第一端子，并且被配置為產(chǎn)生所述NAND輸出信號。
[0020]根據(jù)本發(fā)明的又一方面，提供了一種集成電路，包括:存儲單元的陣列；寫地址行解碼器，包括多個寫行輸出端；寫地址列解碼器，包括多個寫列輸出端；以及寫邏輯單元的陣列，其中:所述寫邏輯單元的陣列電連接至所述多個寫行輸出端和所述多個寫列輸出端；所述寫邏輯單元的陣列電連接至所述存儲單元的陣列；以及所述寫邏輯單元的陣列被配置為設(shè)置所述存儲單元的工作電壓。
[0021]該集成電路進一步包括:第一 P型晶體管；所述第一 P型晶體管的第一端子被配置為第一輸入節(jié)點，以接收輸入控制信號；所述第一 P型晶體管的第二端子被配置為第一輸出節(jié)點，以響應于所述輸入控制信號將輸出控制信號發(fā)送至所述存儲單元；以及所述第一 P型晶體管的第三端子耦合至電源電壓。
[0022]該集成電路進一步包括:第一 N型晶體管；所述第一 N型晶體管的第一端子被配置為第一輸入節(jié)點，以接收所述輸入控制信號，并且耦合至所述第一 P型晶體管的第一端子；以及所述第一N型晶體管的第二端子耦合至電源電壓。
【附圖說明】
[0023]在附圖中，通過實例的方式示出了一個或多個實施例，而不是對其進行限定，在通篇描述中，具有相同參考數(shù)字的元件指代相同的元件。應該強調(diào)，根據(jù)工業(yè)中的標準實踐，各個部件沒有按比例繪制并且僅用于說明的目的。事實上，為了討論清楚起見，附圖中的各個部件的尺寸可以被任意增大或減小。
[0024]圖1是根據(jù)一個或多個實施例的存儲單元的示意圖。
[0025]圖2是根據(jù)一個或多個實施例代表存儲單元陣列的一部分的四行乘五列的框圖。
[0026]圖3是根據(jù)一個或多個實施例具有單獨的寫邏輯單元陣列的三維(3D)存儲單元陣列的立體圖。
[0027]圖4A是根據(jù)一個或多個實施例的寫邏輯單元的示意圖；
[0028]圖4B是根據(jù)一個或多個實施例的寫邏輯單元的示意圖；
[0029]圖4C是根據(jù)一個或多個實施例的用于示出圖4A和圖4B中的電路的操作的波形圖；
[0030]圖5A是根據(jù)一個或多個實施例的寫邏輯單元的示意圖；
[0031]圖5B是根據(jù)一個或多個實施例的用于示出圖5A中的電路的操作的波形圖；
[0032]圖6A是根據(jù)一個或多個實施例的寫邏輯單元的示意圖；以及
[0033]圖6B是根據(jù)一個或多個實施例的用于示出圖6A中的電路的操作的波形圖。
【具體實施方式】
[0034]以下公開提供了用于實現(xiàn)所公開的主題的不同特征的許多不同的實施例或?qū)嵗?。下面描述了組件和布置的具體實例以簡化本發(fā)明。這些是實例并且不旨在進行限定。
[0035]旨在結(jié)合附圖閱讀各個實施例的該描述，附圖被認為是整個書面說明書的一部分。在描述中，諸如“在…之前”、“在…之后”、“在…之上”、“在…之下”、“向上”、“向下”、“頂部”和“底部”以及其派生詞(例如，“水平地”、“向下地”、“向上地”等)的空間相對位置的術(shù)語應該被解釋為是指如之后在所討論的附圖中所描述或所示的方位。這些相對術(shù)語是為了便于描述，并且不要求系統(tǒng)以特定方位構(gòu)造或操作。除非另有明確描述，否則諸如“連接的”和“互連的”的關(guān)于附接、連接等的術(shù)語指的是組件之間彼此直接地附接或者通過中間組件間接地附接的關(guān)系。
[0036]圖1是根據(jù)一個或多個實施例的存儲單元100的示意圖。在一些實施例中，存儲單元100是八晶體管(8T)靜態(tài)隨機存取存儲器(SRAM)存儲單元。在一些實施例中，存儲單元100采用除了八個之外的多個晶體管。存儲單元100包括一對交叉耦合反相器102。交叉耦合反相器102包括兩個P型金屬氧化物半導體(PMOS)晶體管104、106，每個都具有電連接至電源電壓(VDD)端子的源極端子。兩個PMOS晶體管104、106均具有漏極端子，它們分別在相應的節(jié)點NI和N2處電連接至兩個η型金屬氧化物半導體(NMOS)晶體管108、110的漏極端子。NMOS晶體管108、110的源極端子電連接至接地電壓(VSS)。PMOS晶體管104的柵極端子電連接至NMOS晶體管108的柵極端子和NMOS晶體管110的漏極端子。類似地，PMOS晶體管106的柵極端子電連接至NMOS晶體管110的柵極端子和NMOS晶體管108的漏極端子。
[0037]存儲單元100包括寫存取NMOS晶體管112，具有電連接至節(jié)點NI的源極端子；和寫存取NMOS晶體管114，具有電連接至節(jié)點Ν2的源極端子。寫存取NMOS晶體管112、114的柵極端子電連接至寫字線(WWL)端子116。寫存取NMOS晶體管112的漏極端子電連接至寫位線(WBL)端子118。寫存取NMOS晶體管114的漏極端子電連接至寫位線條(WBLB，writebit line bar，又稱寫反向位線)端子120。注意，如在該上下文中所使用的術(shù)語“條”指示邏輯反相信號，例如，WBLB端子120傳送與由WBL端子118所傳送的信號邏輯上反相的信號。
[0038]存儲單元100包括讀存取NMOS晶體管122，讀存取NMOS晶體管122具有電連接至VSS的源極端子、電連接至節(jié)點NI的柵極端子以及電連接至讀存取NMOS晶體管124的源極端子的漏極端子。讀存取NMOS晶體管124具有電連接至讀位線(RBL)端子126的漏極端子和電連接至讀字線(RWL)端子128的柵極端子。注意，上述PMOS和NMOS類型的晶體管104、106、108、110、112、114、122、124僅是示例性的，并且在一些實施例中，其他類型的晶體管用于存儲單元100中。
[0039]存儲單元100具有獨立的寫端子116、118、120和讀端子126、128，它們用于形成具有寫端口和讀端口的兩端口存儲單元陣列。在一些實施例中，使用附加的寫端口和/或讀端口。在一些實施例中，存儲單元100包括單個寫端口或讀端口。在一些實施例中，存儲單元100包括多于一個的寫端口或讀端口。
[0040]圖2是根據(jù)一個或多個實施例代表具有兩個端口的存儲單元陣列200的一部分的四行乘五列的框圖。在一些實施例中，存儲單元陣列200是三維兩端口寄存器文件的一部分。寄存器文件是中央處理單元(CPU)中的處理器寄存器的陣列。通常通過具有多個端口的快速SRAM來執(zhí)行基于集成電路的寄存器文件。在一些實施例中，使用附加的寫端口和/或讀端口。在一些實施例中，使用讀端口。在一些實施例中，存儲單元陣列200包括單個寫端口或讀端口。在一些實施例中，存儲單元陣列200包括多于一個的寫端口或讀端口。四個寫字線(WffL)端子(WWL0-ffffL3)傳送信號以激活存儲單元陣列200中的相應行。WffLO端子202電連接至形成存儲單元陣列200的第O行的存儲單元204、206、208、210、212的WffL端子。WffLl端子214電連接至形成存儲單元陣列200的第I行的存儲單元216、218、220、222、224的WffL端子。WWL2端子226電連接至形成存儲單元陣列200的第2行的存儲單元228、230、232、234、236的WffL端子。WWL3端子238電連接至形成存儲單元陣列200的第3行的存儲單元240、242、244、246、248的WffL端子。
[0041]五個寫位線(WBL)端子(WBL0-WBL4)和五個寫位線條(WBLB)端子(WBLB0-WBLB4)傳送存儲單元陣列200的列中的被選擇的存儲單元中所存儲的數(shù)據(jù)信號。WBLO端子250和WBLBO端子