252電連接至形成存儲(chǔ)單元陣列200的第O列的存儲(chǔ)單元204、216、228、240的相應(yīng)WBL和WBLB端子。WBLl端子254和WBLBl端子256電連接至形成存儲(chǔ)單元陣列200的第I列的存儲(chǔ)單元206、218、230、242的相應(yīng)WBL和WBLB端子。WBL2端子258和WBLB2端子260電連接至形成存儲(chǔ)單元陣列200的第2列的存儲(chǔ)單元208、220、232、244的相應(yīng)WBL和WBLB端子。WBL3端子262和WBLB3端子264電連接至形成存儲(chǔ)單元陣列200的第3列的存儲(chǔ)單元210、222、234、246的相應(yīng)WBL和WBLB端子。WBL4端子266和WBLB4端子268電連接至形成存儲(chǔ)單元陣列200的第4列的存儲(chǔ)單元212、224、236、248的相應(yīng)WBL和WBLB端子。
[0042]五個(gè)讀位線(RBL)端子(RBL0-RBL4)傳送存儲(chǔ)單元陣列200的列中的被選擇的單元中的數(shù)據(jù)信號(hào)。RBLO端子270電連接至形成存儲(chǔ)單元陣列200的第O列的存儲(chǔ)單元204、216、228、240的RBL端子。RBLl端子272電連接至形成存儲(chǔ)單元陣列200的第I列的存儲(chǔ)單元206、218、230、242的RBL端子。RBL2端子274電連接至形成存儲(chǔ)單元陣列200的第2列的存儲(chǔ)單元208、220、232、244的RBL端子。RBL3端子276電連接至形成存儲(chǔ)單元陣列200的第3列的存儲(chǔ)單元210、222、234、246的RBL端子。RBL4端子278電連接至形成存儲(chǔ)單元陣列200的第4列的存儲(chǔ)單元212、224、236、248的RBL端子。
[0043]四個(gè)讀字線(RWL)端子(RWL0-RWL3)用于激活存儲(chǔ)單元陣列200存儲(chǔ)單元行。RffLO端子280電連接至存儲(chǔ)單元陣列200的第O行的RWL端子。RWLl端子282電連接至存儲(chǔ)單元陣列200的第I行的RWL端子。RWL2端子284電連接至存儲(chǔ)單元陣列200的第2行的RWL端子。RWL3端子286電連接至存儲(chǔ)單元陣列200的第3行的RWL端子。
[0044]通過(guò)示例性實(shí)例，通過(guò)激活WffLl端子214，對(duì)包括存儲(chǔ)單元216、218、220、222、224的第I行執(zhí)行寫操作。WBLl端子254和WBLBl端子256也是起作用的，以用于接收數(shù)據(jù)信號(hào)并將二進(jìn)制數(shù)據(jù)位存儲(chǔ)在包括存儲(chǔ)單元206、218、230、242的第I列中。同時(shí)，WffLl端子214、WBL1端子254和WBLBl端子256選擇并且將二進(jìn)制數(shù)據(jù)位存儲(chǔ)在存儲(chǔ)單元218中。在寫操作期間，通過(guò)將互補(bǔ)電壓O和I或者I和O分別地強(qiáng)加在WffLl端子214和WBLl端子254上來(lái)將二進(jìn)制數(shù)據(jù)位存儲(chǔ)在存儲(chǔ)單元218中。如圖1所示，通過(guò)將WffLl端子214提高至高電壓而使存取晶體管112和114導(dǎo)通。如圖1所示，這能夠?qū)⒍M(jìn)制數(shù)據(jù)位驅(qū)動(dòng)到交叉耦合對(duì)102中。然后，使存取晶體管112、114截止，并且如圖1所示，交叉耦合對(duì)102的正反饋確保二進(jìn)制數(shù)據(jù)位保存在存儲(chǔ)單元218中。
[0045]在該實(shí)例中，因?yàn)榇鎯?chǔ)單元218是第I行和第I列中唯一的存儲(chǔ)單元，所以存儲(chǔ)單元218被選擇用于接收和存儲(chǔ)二進(jìn)制數(shù)據(jù)位。然而，對(duì)于數(shù)據(jù)寫目的，由WWLl端子214所激活的第I行中的剩余單元被認(rèn)為是未選擇單元，但是仍然具有由WWLl端子激活的它們的寫存取柵極。具體地，存儲(chǔ)單元陣列200的第I行中的未選擇單元是存儲(chǔ)單元216、220、222、224。如果第I行中的未選擇存儲(chǔ)單元被激活，或者第I列中的未選擇存儲(chǔ)單元被激活，則會(huì)影響相應(yīng)存儲(chǔ)單元的靜態(tài)噪聲容限(S匪)，并且會(huì)發(fā)生誤寫和/或誤讀，其中的每一種缺陷都會(huì)對(duì)存儲(chǔ)單元陣列200的性能產(chǎn)生不利影響。SNM被定義為在翻轉(zhuǎn)存儲(chǔ)單元的狀態(tài)必須的每個(gè)存儲(chǔ)單元處所存在的最小噪聲電壓。
[0046]圖3是根據(jù)一個(gè)或多個(gè)實(shí)施例的具有獨(dú)立的寫邏輯單元陣列304的三維(3D)存儲(chǔ)單元陣列300的框圖。3D存儲(chǔ)單元陣列300包括存儲(chǔ)單元陣列302和寫邏輯單元陣列304。在一些實(shí)施例中，存儲(chǔ)單元陣列302是8TSRAM存儲(chǔ)單元陣列。在一些實(shí)施例中，存儲(chǔ)單元陣列302是6T SRAM存儲(chǔ)單元陣列。在一些實(shí)施例中，3D存儲(chǔ)單元陣列300具有比其他實(shí)施例更多或更少數(shù)量的晶體管。在一些實(shí)施例中，存儲(chǔ)單元陣列302具有兩個(gè)端口，具體地，讀端口和寫端口。在一些實(shí)施例中，存儲(chǔ)單元陣列302具有多于兩個(gè)的端口。在一些實(shí)施例中，存儲(chǔ)單元陣列302包括單個(gè)端口。在一些實(shí)施例中，存儲(chǔ)單元陣列302包括多于一個(gè)的端口。
[0047]存儲(chǔ)單元陣列302連接至寫邏輯單元陣列304。存儲(chǔ)單元陣列302中的每個(gè)存儲(chǔ)單元都電連接至寫邏輯單元陣列304的相應(yīng)的寫邏輯單元。存儲(chǔ)單元陣列302中的每行存儲(chǔ)單元都具有寫邏輯單元陣列304中的寫邏輯單元的相應(yīng)行。存儲(chǔ)單元陣列302中存儲(chǔ)單元的每列都具有寫邏輯單元陣列304中的寫邏輯單元的相應(yīng)列。在一些實(shí)施例中，寫邏輯單元陣列304中的每個(gè)寫邏輯單元都通過(guò)輸出端電連接至每個(gè)存儲(chǔ)單元的WffL端子。在一些實(shí)施例中，每個(gè)寫邏輯單元都包括一個(gè)或多個(gè)PMOS晶體管或NMOS晶體管。在一些實(shí)施例中，每個(gè)寫邏輯單元都包括諸如AND、NAND、OR和NOR門的一個(gè)或多個(gè)邏輯門。在一些實(shí)施例中，每個(gè)寫邏輯單元都包括AND、NAND、OR、NOR門或PM0S/NM0S晶體管的組合。寫邏輯單元陣列304位于與集成電路中的存儲(chǔ)單元陣列302不同的物理層級(jí)上。如圖3所示，寫邏輯單元陣列304位于存儲(chǔ)單元陣列302的層級(jí)之上的層級(jí)上。在一些實(shí)施例中，寫邏輯單元陣列304位于存儲(chǔ)單元陣列302的層級(jí)之下的層級(jí)上。在一些實(shí)施例中，寫邏輯單元陣列304的占用面積基本上等于存儲(chǔ)單元陣列302的占用面積。在一些實(shí)施例中，寫邏輯單元陣列304的占用面積小于存儲(chǔ)單元陣列302的占用面積。在一些實(shí)施例中，寫邏輯單元陣列304的占用面積大于存儲(chǔ)單元陣列302的占用面積。在一些實(shí)施例中，每個(gè)寫邏輯單元的占用面積基本上等于每個(gè)存儲(chǔ)單元的占用面積。在一些實(shí)施例中，每個(gè)寫邏輯單元的占用面積小于每個(gè)存儲(chǔ)單元的占用面積。在一些實(shí)施例中，每個(gè)寫邏輯單元的占用面積大于每個(gè)存儲(chǔ)單元的占用面積。
[0048]寫地址行解碼器(XDEC)306接收與用于寫入二進(jìn)制數(shù)據(jù)位的存儲(chǔ)單元陣列302中的被選擇行相對(duì)應(yīng)的地址信息。XDEC 306具有獨(dú)立的XDEC寫行輸出端308，以用于寫邏輯單元陣列304的每行。每個(gè)XDEC寫行輸出端308都電連接至寫邏輯單元陣列304的每行中的每個(gè)寫邏輯單元的一個(gè)輸入端子。寫地址列解碼器(YDEC)310接收與用于寫入二進(jìn)制數(shù)據(jù)位的存儲(chǔ)單元陣列302中的被選擇列相對(duì)應(yīng)的地址信息。YDEC 310具有獨(dú)立的YDEC寫列輸出端312，以用于寫邏輯單元陣列304的每列。每個(gè)YDEC寫列輸出端312都電連接至寫邏輯單元陣列304的每列中的每個(gè)寫邏輯單元的另一輸入端子。
[0049]包含在寫邏輯單元陣列304中的每個(gè)寫邏輯單元至少結(jié)合從XDEC 306所接收的寫行輸出信號(hào)和從YDEC 310所接收的寫列輸出信號(hào)，以在存儲(chǔ)單元陣列302的一個(gè)被選擇存儲(chǔ)單元中產(chǎn)生傳輸至WWL端子的輸出控制信號(hào)。在一些實(shí)施例中，輸出信號(hào)控制存儲(chǔ)單元陣列302中的一個(gè)被選擇存儲(chǔ)單元。在一些實(shí)施例中，包含在寫邏輯單元陣列304中的每個(gè)寫邏輯單元均被配置為產(chǎn)生用于設(shè)置每個(gè)被選擇存儲(chǔ)單元的工作電壓的輸出控制信號(hào)。在一些實(shí)施例中，當(dāng)選擇和激活單個(gè)存儲(chǔ)單元時(shí)，輸出控制信號(hào)的電壓值充分等于存儲(chǔ)單元322的電壓源VDD。例如，XDEC寫行輸出端314和YDEC寫列輸出端316在寫邏輯單元陣列304中通過(guò)寫邏輯單元320而邏輯地連接在一起，以產(chǎn)生傳輸至WWL 318的輸出控制信號(hào)，從而激活用于寫入二進(jìn)制數(shù)據(jù)位的存儲(chǔ)單元322。在一些實(shí)施例中，輸出控制信號(hào)用于設(shè)置每個(gè)被選擇存儲(chǔ)單元的工作電壓。寫邏輯單元陣列304使用至少來(lái)自XDEC 306和YDEC 310的信號(hào)，以選擇并且激活用于寫入二進(jìn)制數(shù)據(jù)位的單個(gè)存儲(chǔ)單元。以這種方式，3D存儲(chǔ)單元陣列300中的寫邏輯單元陣列304在寫操作中僅選擇并激活一行中的一個(gè)存儲(chǔ)單元，而不是激活用于整行被選擇和未被選擇的存儲(chǔ)單元的每個(gè)WWL端子。因?yàn)橥ㄟ^(guò)WffL信號(hào)激活3D存儲(chǔ)單元陣列300中的僅一個(gè)存儲(chǔ)單元，而不是整行存儲(chǔ)單元，所以提高了存儲(chǔ)單元陣列200的性能，并且減少了由于S匪所引起的誤寫。在一些實(shí)施例中，寫邏輯單元陣列304使用至少來(lái)自XDEC 306、YDEC 310的信號(hào)和控制信號(hào)WAP，以選擇并激活用于寫入二進(jìn)制數(shù)據(jù)位的單個(gè)存儲(chǔ)單元。
[0050]圖4A是根據(jù)一個(gè)或多個(gè)實(shí)施例的寫邏輯單元402的示意圖。寫邏輯單元402是圖3所示的寫邏輯單元320的實(shí)施例，并且存儲(chǔ)單元404是圖3中的存儲(chǔ)單元322的實(shí)施例。寫邏輯單元402連接至存儲(chǔ)單元404。寫邏輯單元402被配置為接收X解碼器信號(hào)XDECJK Y解碼器信號(hào)YDEC_0以及輸入控制信號(hào)WAP。寫邏輯單元402被配置為將輸出控制信號(hào)LCV發(fā)送至存儲(chǔ)單元404。寫邏輯單元402包括NAND門NGl、反相器Il、p型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)(PMOS)晶體管PUPMOS晶體管P2以及可編程電壓調(diào)諧器406?？删幊屉妷赫{(diào)諧器406包括PMOS晶體管P3_0、…、P3_M (其中，M是具有從O至5范圍內(nèi)的值的整數(shù))。
[0051 ] NAND門NGl被配置為接收X解碼器信號(hào)XDECJK Y解碼器信號(hào)YDEC_0以及輸入控制信號(hào)WAP。例如，X解碼器信號(hào)XDEC_0是低邏輯值或高邏輯值。X解碼器信號(hào)XDEC_0是圖3所示的XDEC寫行輸出端308的實(shí)施例。例如，Y解碼器信號(hào)YDEC_0是低邏輯值或高邏輯值。Y解碼器信號(hào)YDEC_0是圖3所示的YDEC寫列輸出端312的實(shí)施例。例如，輸入控制信號(hào)WAP是低邏輯值或高邏輯值。在一些實(shí)施例中，從位于與寫邏輯單元402相同層級(jí)上的WAP發(fā)生器接收輸入控制信號(hào)WAP。在一些實(shí)施例中，輸入控制信號(hào)WAP控制輸出信號(hào)LCV的脈沖寬度。在一些實(shí)施例中，每個(gè)寫邏輯單元402都包括相應(yīng)的輸入控制信號(hào)WAP。NAND門NGl被配置為發(fā)送信號(hào)NSl。NAND門NGl連接至反相器Il和PMOS晶體管P2。NAND門NGl包括三個(gè)輸入端:NAND門NGl的一個(gè)輸入端連接至X解碼器信號(hào)XDEC_0源，NAND門NGl的一個(gè)輸入端連接至Y解碼器信號(hào)YDEC_0源，以及NAND門NGl的一個(gè)輸入端連接至輸入控制信號(hào)WAP源。
[0052]反相器Il連接至NAND門NG1、PMOS晶體管Pl和PMOS晶體管P2。反相器Il被配置為反轉(zhuǎn)從NAND門NGl所接收的信號(hào)NSl，以產(chǎn)生使PMOS晶體管Pl選擇性地導(dǎo)通/截止的信號(hào)。
[0053]PMOS晶體管Pl的柵極連接至反相器II，并且被配置為接收反相NAND門信號(hào)。PMOS晶體管Pl的源極連接至電壓源VDD和PMOS晶體管P3_0、…、P3_M (其中，M是具有從O至5范圍內(nèi)的值的整數(shù))的源極。PMOS晶體管Pl的漏極連接至PMOS晶體管P2的源極、PMOS晶體管P3_0、…、P3_M的漏極以及存儲(chǔ)單元404。在一些實(shí)施例中，PMOS晶體管Pl用作由所接收的反相NAND門信號(hào)而觸發(fā)的開關(guān)。例如，如果所接收的反相信號(hào)是低邏輯值，則PMOS晶體管Pl處于導(dǎo)通狀態(tài)。例如，如果所接收的反相信號(hào)是高邏輯值，則PMOS晶體管Pl處于截止?fàn)顟B(tài)。在一些實(shí)施例中，晶體管Pl是NMOS晶體管或者用作開關(guān)器件的其他等效電路。
[0054]PMOS晶體管P2的柵極連接至NAND門NGl和反相器11，并且被配置為從NAND門NGl接收信號(hào)NSl。PMOS晶體管P2的漏極接地。PMOS晶體管P2的源極連接至PMOS晶體管Pl的漏極、PMOS晶體管P3_0、…、P3_M (其中，M是具有從O至5范圍內(nèi)的值的整數(shù))的漏極以及存儲(chǔ)單元404。在一些實(shí)施例中，PMOS晶體管P2用作由所接收的信號(hào)NSl而觸發(fā)的開關(guān)。例如，如果所接收的信號(hào)NSl是低邏輯值，則PMOS晶體管P2處于導(dǎo)通狀態(tài)。例如，如果所接收的信號(hào)NSl是高邏輯值，則PMOS晶體管P2處于截止?fàn)顟B(tài)。在一些實(shí)施例中，晶體管P2是NMOS晶體管或者用作開關(guān)器件的其他等效電路。
[0055]可編程電壓調(diào)諧器406包括PMOS晶體管P3_0、…、P3_M (其中，M是具有從O至5范圍內(nèi)的值的整數(shù))。在一些實(shí)施例中，每個(gè)PMOS晶體管P3_0、…、P3_M均相互并聯(lián)連接。PMOS晶體管P3_0、…、P3