N被配置為接收來自反相器I5_N的反相信號。反相器I6_N被配置為將信號CP_N發(fā)送至PMOS晶體管P7_N0
[0115]PMOS晶體管P7_N的漏極連接至PMOS晶體管P7_N的源極。PMOS晶體管P7_N的柵極連接至PMOS晶體管P8的漏極以及可編程電壓調(diào)諧器604_0、…、604_N (其中，N是具有從O至5范圍內(nèi)的值的整數(shù))中的剩余的PMOS晶體管P7_0、…、P7_N-1的每一個的柵極。
[0116]在一些實施例中，晶體管P7_0、…、P7_N是NMOS晶體管或其他等效電路。在一些實施例中，PMOS晶體管P7_0、…、P7_N的數(shù)量介于I個PMOS晶體管至6個PMOS晶體管的范圍內(nèi)，其中，PMOS晶體管P7_0、…、P7_N中的每一個都包含在相應(yīng)的可編程電壓調(diào)諧器604_0、…、604_N (其中，N是具有從O至5范圍內(nèi)的值的整數(shù))中。在一些實施例中，可編程電壓調(diào)諧器604_0、…、604_N (其中，N是具有從O至5范圍內(nèi)的值的整數(shù))中的每一個都相互并聯(lián)連接。當(dāng)起作用的可編程電壓調(diào)諧器604_0、…、604_N的數(shù)量增加時，輸出信號LCV的值(從圖6B中的曲線616過渡至曲線618)減小至較低電壓電平。
[0117]在一些實施例中，整數(shù)N等于0，并且可編程電壓調(diào)諧器604包括具有NAND門NAGl、反相器15_0、反相器16_0和PMOS晶體管P7_0的單級；如果X解碼器信號XDECJK Y解碼器信號YDEC_0和輸入控制信號WAP中的任一個是高邏輯值，則信號NORl是低邏輯值。在該實例中，如果信號NORl是低邏輯值，則反相信號NORlB是高邏輯值，并且PMOS晶體管P8和PMOS晶體管P9是起作用的，傳輸門TGl是不起作用的，并且因為PMOS晶體管P7_0的漏極和源極端子耦合在一起，所以該PMOS晶體管P7_0用作電容器。在該實例中，信號NORl是低邏輯值，NAND門NAG1_0的輸出是高邏輯值，并且反相器15_0將高邏輯值反轉(zhuǎn)為低邏輯值，并且反相器16_0將低邏輯值反轉(zhuǎn)為高邏輯值，使得信號CP_0是邏輯高，并且信號LCVB是邏輯高(大約為VDD)。在該實例中，信號NORl是低邏輯值，PMOS晶體管P8和PMOS晶體管P9是起作用的，并且傳輸門TGl在節(jié)點A和B之間不傳輸信號，并且輸出信號LCV是邏輯高(大約為VDD)。
[0118]在一些實施例中，整數(shù)N等于0，并且可編程電壓調(diào)諧器604包括具有NAND門NAGl、反相器15_0、反相器16_0和PMOS晶體管P7_0的單級；如果X解碼器信號XDECJK Y解碼器信號YDEC_0和輸入控制信號WAP中的每個都是低邏輯值，則信號NORl是高邏輯值。在該實例中，如果信號NORl是高邏輯值，則反相信號NORlB是低邏輯值，并且PMOS晶體管P8和PMOS晶體管P9是不起作用的，傳輸門TGl是起作用的，并且因為PMOS晶體管P7_0的漏極和源極端子耦合在一起，所以PMOS晶體管P7_0用作電容器。在該實例中，信號NORl是高邏輯值，并且如果所接收的選擇信號TSEL_0是低邏輯值，則NAND門NAG1_0的輸出是高邏輯值，并且反相器15_0將高邏輯值反轉(zhuǎn)為低邏輯值，并且反相器16_0將低邏輯值反轉(zhuǎn)為高邏輯值，使得CP_0是邏輯高。在該實例中，如果所接收的選擇信號TSEL_0是高邏輯值并且信號NORl是高邏輯值，則NAND門NAG1_0的輸出是低邏輯值，并且反相器15_0將低邏輯值反轉(zhuǎn)為高邏輯值，并且反相器16_0將高邏輯值反轉(zhuǎn)為低邏輯值，使得信號CP_0是邏輯低，并且信號LCVB朝著低電壓值放電(在圖6B中示出為曲線616)。在該實例中，信號NORl是高邏輯值，PMOS晶體管P8和PMOS晶體管P9是不起作用的，并且傳輸門TGl在節(jié)點A和B之間傳輸信號，使得輸出信號LCV和信號LCVB基本上相等，并且輸出信號LCV朝著低電壓值放電(在圖6B中示出為曲線616)。當(dāng)選擇可編程電壓調(diào)諧器604_0、...、604_Ν*的起作用器件的數(shù)量增加時，輸出信號LCV的值減小，使得輸出信號LCV的曲線從曲線616過渡到曲線618 (在圖6Β中示出)。
[0119]圖6Β是根據(jù)寫邏輯單元602的一個實施例用于存取存儲單元的時序信號圖。時序圖描繪了 X解碼器信號XDEC_0、Y解碼器信號YDECJK輸入控制信號WAP和輸出信號LCV的曲線。
[0120]如圖6Β所示，如由曲線610表示的X解碼器信號XDEC_0在時間Tl處開始從高電壓信號過渡到低電壓信號，在時間Τ2處完成從高電壓信號到低電壓信號的過渡，并且在時間Τ6處返回到高電壓信號。如由曲線612表示的Y解碼器信號YDEC_0在時間Tl處開始從高電壓信號過渡到低電壓信號，在時間Τ2處完成從高電壓信號到低電壓信號的過渡，并且在時間Τ6處返回到高電壓信號。如由曲線614表不的輸入控制信號WAP在時間Tl處開始從高電壓信號過渡到低電壓信號，在時間Τ2處完成從高電壓信號到低電壓信號的過渡，在時間Τ3處開始從低電壓信號過渡到高電壓信號，并且在時間Τ4處返回到高電壓信號。寫邏輯單元602接收X解碼器信號XDECJK Y解碼器信號YDEC_0和輸入控制信號WAP，并且產(chǎn)生由曲線616和618表示的輸出信號LCV。如圖6Β所示，當(dāng)起作用的可編程電壓調(diào)諧器604_0、...、604_Ν的數(shù)量增加時，由曲線616表示的輸出信號LCV的值減小/放電至較低的相應(yīng)電壓電平(示出為曲線618)。
[0121]在時間Tl處，X解碼器信號XDEC_0、Y解碼器信號YDEC_0和輸入控制信號WAP開始從高信號過渡到低信號。當(dāng)X解碼器信號XDEC_0、Y解碼器信號YDEC_0和輸入控制信號WAP在時間Tl處開始從高信號過渡到低信號時，由曲線616和618表示的輸出信號LCV開始朝著低電壓電平放電。
[0122]在時間Τ2處，X解碼器信號XDEC_0、Y解碼器信號YDEC_0和輸入控制信號WAP完成從高信號到低信號的過渡。當(dāng)X解碼器信號XDEC_0、Y解碼器信號YDEC_0和輸入控制信號WAP在時間Τ2處完成從高信號到低信號的過渡時，由曲線616和618表示的輸出信號LCV終止放電，并且達到相對平坦的較低信號電平，并且隨后保持相對平坦的較低信號電平。
[0123]在時間Τ3處，X解碼器信號XDEC_0和Y解碼器信號YDEC_0保持相對平坦的低信號電平，并且輸入控制信號WAP開始從低信號過渡到高信號。當(dāng)輸入控制信號WAP在時間Τ3之后開始從低信號過渡到高信號時，由曲線616和618表不的輸出信號LCV開始從低信號電平過渡到高信號電平。
[0124]在時間T4處，X解碼器信號XDEC_0和Y解碼器信號YDEC_0保持相對平坦的低信號電平，并且輸入控制信號WAP和輸出信號LCV完成從低信號到高信號的過渡。
[0125]在時間Τ5處，X解碼器信號XDEC_0和Y解碼器信號YDEC_0開始從低信號電平過渡到高信號電平，并且輸入控制信號WAP和輸出信號LCV保持相對平坦的高信號電平(大約等于VDD)。
[0126]在時間Τ6處，X解碼器信號XDEC_0和Y解碼器信號YDEC_0完成從低信號到高信號的過渡，并且由曲線616和618表示的輸入控制信號WAP和輸出信號LCV保持相對平坦的高信號電平。在時間Τ6之后，X解碼器信號XDEC_0、Y解碼器信號YDECJK輸入控制信號WAP以及由曲線616和618表示的輸出信號LCV保持相對平坦的高電平(大約等于VDD)。
[0127]在至少一些實施例中，通過激活到達一個單獨選擇的SRAM存儲單元的寫字線并且防止激活到達相同行或列中的一個或多個未選擇的SRAM存儲單元的寫字線的3D邏輯陣列，來減輕和/或解決與SW相關(guān)聯(lián)的一個或多個問題。通過減輕或解決與SW相關(guān)聯(lián)的問題，存儲器件幾何結(jié)構(gòu)能夠被減小。
[0128]該說明書的一方面涉及集成電路。集成電路包括存儲單元陣列、包括多個寫輸出端的寫地址解碼器和寫邏輯單元陣列。寫邏輯單元陣列電連接至多個寫輸出端。寫邏輯單元陣列電連接至存儲單元陣列。寫邏輯單元陣列被配置為設(shè)置存儲單元的工作電壓。
[0129]該說明書的另一方面涉及集成電路。集成電路包括存儲單元陣列、包括多個寫輸出端的寫地址解碼器以及寫邏輯單元陣列。寫邏輯單元陣列電連接至寫輸出端。寫邏輯單元陣列電連接至存儲單元陣列。寫邏輯單元陣列被配置為設(shè)置存儲單元的工作電壓。每個寫邏輯單元都與相應(yīng)的存儲單元相關(guān)聯(lián)，并且每個寫邏輯單元都包括可編程電壓調(diào)諧器。
[0130]該說明書的又一方面涉及集成電路。集成電路包括存儲單元陣列和寫邏輯單元陣列。集成電路還包括包含多個寫行輸出端的寫地址行解碼器和包含多個寫列輸出端的寫地址列解碼器。寫邏輯單元陣列電連接至多個寫行輸出端和多個寫列輸出端。寫邏輯單元陣列電連接至存儲單元陣列。寫邏輯單元陣列被配置為設(shè)置存儲單元的工作電壓。
[0131]本領(lǐng)域技術(shù)人員將容易地看出，所公開的實施例實現(xiàn)上述一個或多個優(yōu)點。在閱讀以上說明書之后，本領(lǐng)域技術(shù)人員能夠影響各種改變、等同替換和如在此廣泛公開的各種其他實施例。因此，預(yù)期僅由所附權(quán)利要求及其等同物所包含的定義來限定在此所要求授予的保護范圍。
【主權(quán)項】
1.一種集成電路，包括: 存儲單元的陣列； 寫地址解碼器，包括多個寫輸出端；以及 寫邏輯單元的陣列，其中: 所述寫邏輯單元的陣列電連接至所述多個寫輸出端； 所述寫邏輯單元的陣列電連接至所述存儲單元的陣列；以及 所述寫邏輯單元的陣列被配置為設(shè)置所述存儲單元的工作電壓。
2.根據(jù)權(quán)利要求1所述的集成電路，其中，每個寫邏輯單元都與相應(yīng)的存儲單元相關(guān)聯(lián)。
3.根據(jù)權(quán)利要求1所述的集成電路，其中，每個寫邏輯單元都包括電連接至每個存儲單元的獨立的寫字線(WWL)。
4.根據(jù)權(quán)利要求1所述的集成電路，其中，所述存儲單元的陣列形成在第一層級上，并且所述寫邏輯單元的陣列形成在第二層級上，所述第一層級不同于所述第二層級。
5.根據(jù)權(quán)利要求4所述的集成電路，其中，所述第一層級位于所述第二層級之上。
6.根據(jù)權(quán)利要求4所述的集成電路，其中，所述第一層級位于所述第二層級之下。
7.根據(jù)權(quán)利要求2所述的集成電路，其中，每個寫邏輯單元都被配置為: 至少接收第一控制信號；以及 至少響應(yīng)于所述第一控制信號而產(chǎn)生輸出信號，其中，所述輸出信號控制每個相關(guān)聯(lián)的存儲單元。
8.一種集成電路,包括: 存儲單元的陣列； 寫地址解碼器，包括多個寫輸出端；以及 寫邏輯單元的陣列，其中: 所述寫邏輯單元的陣列電連接至所述多個寫輸出端； 所述寫邏輯單元的陣列電連接至所述存儲單元的陣列； 所述寫邏輯單元的陣列被配置為設(shè)置所述存儲單元的工作電壓； 每個寫邏輯單元均與相應(yīng)的所述存儲單元相關(guān)聯(lián)；以及 每個寫邏輯單元均包括可編程電壓調(diào)諧器。
9.根據(jù)權(quán)利要求8所述的集成電路，其中，所述可編程電壓調(diào)諧器被配置為: 至少接收第一控制信號；以及 至少響應(yīng)于所述第一控制信號而產(chǎn)生輸出信號，其中，所述輸出信號控制每個相關(guān)聯(lián)的存儲單元的所述工作電壓。
10.一種集成電路，包括: 存儲單元的陣列； 寫地址行解碼器，包括多個寫行輸出端； 寫地址列解碼器，包括多個寫列輸出端；以及 寫邏輯單元的陣列，其中: 所述寫邏輯單元的陣列電連接至所述多個寫行輸出端和所述多個寫列輸出端； 所述寫邏輯單元的陣列電連接至所述存儲單元的陣列；以及 所述寫邏輯單元的陣列被配置為設(shè)置所述存儲單元的工作電壓。
【專利摘要】本發(fā)明提供了用于存儲單元的三維（3-D）寫輔助方案。一種集成電路包括存儲單元陣列和寫邏輯單元陣列。集成電路還包括寫地址解碼器，寫地址解碼器包括多個寫輸出端。寫邏輯單元陣列電連接至多個寫輸出端。寫邏輯單元陣列電連接至存儲單元陣列。寫邏輯單元陣列被配置為設(shè)置存儲單元的工作電壓。
【IPC分類】G11C11-417
【公開號】CN104658597
【申請?zhí)枴緾N201410031943
【發(fā)明人】邱志杰, 黃家恩, 吳福安, 黃毅函, 楊榮平
【申請人】臺灣積體電路制造股份有限公司
【公開日】2015年5月27日
【申請日】2014年1月23日
【公告號】US20150138902